3重ウェル構造を有する半導体装置

発明者： , , ,
出願人/特許権者：
代理人 (1件)：高月猛
公報種別：公開公報
出願番号（国際出願番号）：特願平5-035615
公開番号（公開出願番号）：特開平6-085200
出願日： 1993年02月24日
公開日（公表日）： 1994年03月25日
要約：

【要約】【目的】メモリセルアレイ領域と周辺回路領域との間の電源ノイズによる影響を抑制しメモリ装置の誤動作を防止することができ、多数のウェルを有する高集積半導体装置の基板又はウェルの間の電気的な絶縁を確実に実現することのできる装置を提供する。【構成】単一基板に多数の回路が集積された半導体装置において、電源パッドをメモリセルアレイ用、周辺回路用、ワード線及びTTL入力バッファ用、データ出力駆動用に分けて電圧を供給し、3重ウェル構造を通じて各回路にそれぞれ値の違うバイアス電圧を加え、さらに同一の導電形ウェルを分離する。

請求項（抜粋）：

第1導電形基板に形成される半導体装置において、第1導電形基板に形成され、第1のバイアスが供給される第2導電形の第1ウェルと、該第2導電形の第1ウェル内に形成され、第2のバイアスが供給される第1導電形のウェルと、該第1導電形のウェル内に形成され、前記第2のバイアスに接する第2導電形の第2ウェルとを備えていることを特徴とする半導体装。

IPC (3件)：

H01L 27/108 , H01L 27/04 , H01L 27/08 331

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