特許

J-GLOBAL ID：200903052707615260

半導体装置及びその製造方法

発明者： 尾方 賢一
出願人/特許権者： 株式会社リコー
代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平10-197121
公開番号（公開出願番号）：特開2000-031478
出願日： 1998年07月13日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】 P型MOSトランジスタを備えた半導体装置に、アモルファス化を適用してシリサイド層を形成する場合、製造ラインコストを上昇させず、かつリーク電流の発生を抑える。【解決手段】 ゲート電極7p及びN型MOSトランジスタ領域を開口し、P型高濃度拡散領域9pを覆うようにフォトレジスト21を形成する。次に、注入エネルギーが50keV、ドーズ量が3×1014cm-2の条件にてAs+を注入し、ゲート電極7n,7p及びN型高濃度拡散領域9nの表面にアモルファス化領域23を形成する。フォトレジスト21を除去した後、Ti膜27をシリコン基板上全面に30nmの膜厚で堆積する。次に、処理温度が725°C、処理時間が30秒の条件で熱処理を加え、ゲート電極7n,7p、N型高濃度拡散領域9n及びP型高濃度拡散領域9pのシリサイド化を行う。

請求項（抜粋）：

素子分離酸化膜によって絶縁されたN型基板領域上にゲート絶縁膜を介してゲート電極が形成され、その周囲のN型基板領域上にP型拡散領域を有するP型MOSトランジスタを少なくとも備えた半導体装置において、前記ゲート電極中の不純物が、N型不純物及びP型不純物によって構成され、前記P型拡散領域はP型不純物のみによって構成され、前記ゲート電極上及び拡散領域上には高融点金属によるシリサイド層が形成されていることを特徴とする半導体装置。

IPC (5件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/336

FI (4件)：

H01L 29/78 301 G ,  H01L 21/28 301 T ,  H01L 27/08 321 F ,  H01L 29/78 301 P

Fターム (43件)：

4M104BB01 ,  4M104BB25 ,  4M104BB40 ,  4M104CC01 ,  4M104CC05 ,  4M104DD04 ,  4M104DD37 ,  4M104DD55 ,  4M104DD64 ,  4M104DD79 ,  4M104DD80 ,  4M104DD84 ,  4M104DD88 ,  4M104DD89 ,  4M104DD99 ,  4M104FF14 ,  4M104GG10 ,  5F040DA13 ,  5F040DB03 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EH02 ,  5F040EJ03 ,  5F040EK01 ,  5F040FA03 ,  5F040FA05 ,  5F040FC00 ,  5F040FC19 ,  5F040FC26 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB12 ,  5F048BE03 ,  5F048BF02 ,  5F048BF06 ,  5F048BG12 ,  5F048DA25