乗算器及び乗累算器並びにデータ処理装置

発明者： , , ,
出願人/特許権者：
代理人 (1件)：玉村静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-130029
公開番号（公開出願番号）：特開2000-322239
出願日： 1999年05月11日
公開日（公表日）： 2000年11月24日
要約：

【要約】【課題】【解決手段】被乗数Xと乗数Yとの部分積を生成する部分積生成回路(103)と、この部分積生成回路の出力論理を部分的に反転する部分積反転回路(111-1〜111-8)と、部分積反転回路の出力を桁上げ保存形式の二分木にて加算する4-2コンプレッサ(104,112,113)と、4-2コンプレッサ出力の桁上げ伝搬を行なう桁上げ伝搬手段(105)とを設け、n番目のビット位置に1の補正ビットを設定し、2n-1番目のビット位置に-1の補正ビットを設定する。4-2コンプレッサを用いることで、 4-2コンプレッサでの完全木の構成が可能とされるから、規則的なレイアウト構造を達成する。

請求項（抜粋）：

nを正の整数とするとき、nビットの被乗数Xとnビットの乗数Yの乗算を行う乗算器において、被乗数Xと乗数Yとの部分積を生成する部分積生成回路と、上記部分積生成回路の出力を部分的に反転する部分積反転回路と、上記部分積反転回路の出力を桁上げ保存形式の二分木にて加算する4-2コンプレッサと、上記4-2コンプレッサ出力の桁上げ伝搬を行なう桁上げ伝搬手段と、を含み、n番目のビット位置に1の補正ビットが設定され、2n-1番目のビット位置に-1の補正ビットが設定されて成ることを特徴とする乗算器。

IPC (3件)：

G06F 7/52 310 , G06F 7/552 , G06F 17/10

FI (3件)：

G06F 7/52 310 F , G06F 7/552 A , G06F 15/31 S

Fターム (13件)：

5B016AA01 , 5B016AA10 , 5B016BA06 , 5B016CA01 , 5B016CB03 , 5B016DA02 , 5B016EA07 , 5B016FA02 , 5B016FA05 , 5B056AA00 , 5B056BB71 , 5B056FF01 , 5B056FF10

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