特許
J-GLOBAL ID：200903052760760990
半導体トランジスタの製造方法およびその構造
発明者：
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出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-099917
公開番号（公開出願番号）：特開平6-268165
出願日： 1991年05月01日
公開日（公表日）： 1994年09月22日
要約：
【要約】【目的】本発明の目的は、半導体トランジスタの製造方法およびその構造において、NMOSトランジスタのソースとドレイン間の拡散抵抗を増加させないで、LDD(低濃度ド-プ・ドレイン)構造のPMOSトランジスタを形成する半導体トランジスタの製造方法およびその構造を提供することにある。【構成】NMOSおよびPMOSトランジスタのゲート形成後に、それぞれのトランジスタ領域に低濃度のイオン注入を実施し、その後にそれぞれのゲート側壁に第1酸化膜スペーサを形成してから、前記NMOSトランジスタ領域に高濃度イオン注入を実施し、その後に、それぞれの第1酸化膜スペーサ側面に第2酸化膜スペーサを形成してから、前記PMOSトランジスタ領域に高濃度イオン注入を実施することを特徴する。
請求項（抜粋）：
第1または第2導電型の半導体基板内に第1導電型の第1トランジスタ領域と第2導電型の第2トランジスタ領域とを具備する半導体トランジスタの製造方法であつて、前記第1および第2トランジスタ領域(64,64)の上面にゲート絶縁膜(72)を中間層とする第1および第2ゲート(74,76)を形成してから、相互に異なる写真蝕刻工程によつて前記それぞれのトランジスタ領域内に第2および第1導電型の不純物をイオン注入して、第1および第2濃度の拡散領域(80,81),( 83,84)を形成する第1工程と、前記第1および第2ゲート(74,76)の両側壁に第1絶縁膜スペーサ(86)を形成する第2工程と、前記第1トランジスタ領域(64)のみを露出されるようにし、第2導電型の不純物をイオン注入して第3濃度の拡散領域(89,90)を形成する第3工程と、前記第1絶縁膜スペーサ(86)の両側面に第2絶縁膜スペーサ(94)を形成する第4工程と、前記第2トランジスタ領域(66)のみを露出されるようにし、第1導電型の不純物をイオン注入して第4濃度の拡散領域(98,99)を形成する第5工程とを具備することを特徴とする半導体トランジスタの製造方法。
引用特許：
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