特許
J-GLOBAL ID：200903052772292304
データ変換装置及びセルヘッダアドレス変換装置
発明者：
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出願人/特許権者：
代理人 (1件)：
大菅 義之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-315568
公開番号（公開出願番号）：特開平9-162872
出願日： 1995年12月04日
公開日（公表日）： 1997年06月20日
要約：
【要約】【課題】 ATM 交換機におけるVPI/VCI からICIDへの変換に代表される、異なるビット数を有するデータ間の変換技術に関し、装置規模を増大させることなく、サーチ処理の時間を大幅に短縮させることにある。【解決手段】 各列ラインv0〜v27 上の各交点には、1ビットラッチ101と、その内容と入力VPI+VCI ビット値を比較する排他論理和回路102とが設けられる。また、列ラインx上の各交点には、1ビットラッチ103が設けられる。更に、各行ラインi0〜i4095 に対応して、その行ラインと各列ラインv0〜v27 との各交点内の各排他論理和回路102の各反転出力値と、その行ラインと列ラインxとの交点内の1ラッチ103の反転出力値とを入力とするアンド回路104が設けられる。ICIDコーダー105は、各アンド回路104の出力値に基づいて、12ビットのICID値I0〜I11 を出力する。
請求項（抜粋）：
ビット長が第1のビット数Nである入力データの各ビットが入力されるN本の列ラインと、M本の行ラインとからなるマトリクス構成を有し、前記各列ラインと前記各行ラインとの各交点に含まれ、1ビット値を記憶する1ビット値記憶手段と、前記各列ラインと前記各行ラインとの各交点に含まれ、前記1ビット値記憶手段のビット値と該手段が含まれる交点を通る列ラインから入力される前記入力データのビット値とを比較する比較手段と、前記各行ラインに対応して設けられ、該行ラインと前記各列ラインとの各交点内の前記比較手段が出力する比較結果が全て一致を示しているか否かを判定する比較結果判定手段と、該各比較結果判定手段での判定結果に基づいて、ビット長が前記第1のビット数Nよりも少ない第2のビット数Lである出力データを出力するデータ出力手段と、を含むことを特徴とするデータ変換装置。
IPC (2件)：
FI (2件)：
引用特許：
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