特許

J-GLOBAL ID：200903052795754518

半導体装置およびその製造方法

発明者： 竹脇 利至 ,  難波 弘晃 ,  國嶋 浩之
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 速水 進治
公報種別：公開公報
出願番号（国際出願番号）：特願2003-173937
公開番号（公開出願番号）：特開2005-011968
出願日： 2003年06月18日
公開日（公表日）： 2005年01月13日
要約：

【課題】太幅配線を有する多層配線の製造において、ディッシングにより生じた凹部のある下層配線の上層の層間絶縁膜に段差が生じ、ビアプラグ形成時のフォトリソグラフィ精度低下やビアプラグ間短絡が生じることを抑制する。【解決手段】下層配線104,105上に拡散防止膜106、層間絶縁膜108を形成した後、CMPにより下層配線105のディッシング量に応じた研磨量で層間絶縁膜を研磨し平坦化する。この後フォトレジスト110をマスクとしてビアホールを形成する。【選択図】図2

請求項（抜粋）：

半導体基板の上部に第一の絶縁膜を形成する工程と、 前記第一の絶縁膜に、第一の配線溝と、前記第一の配線溝よりも溝幅の広い第二の配線溝とを形成する工程と、 前記第一および第二の配線溝を埋め込むように基板全面に金属膜を形成する工程と、 前記金属膜の全面を研磨またはエッチングして前記第一および第二の配線溝の外部に形成された前記金属膜を除去し、前記第一および第二の配線溝中にそれぞれ第一および第二の金属配線を形成する工程と、 前記第一および第二の金属配線を覆うように基板全面に第二の絶縁膜を形成する工程と、 前記第二の絶縁膜の全面を研磨して平坦化する工程と、 平坦化した前記第二の絶縁膜中に、前記第一または第二の金属配線に到達する複数のビアホールを形成する工程と、 前記ビアホール中に金属材料を埋め込み、ビアプラグを形成する工程と、 を有することを特徴とする半導体装置の製造方法。

IPC (1件)：

H01L21/768

FI (1件)：

H01L21/90 A

Fターム (26件)：

5F033HH11 ,  5F033JJ01 ,  5F033JJ11 ,  5F033KK11 ,  5F033MM01 ,  5F033MM02 ,  5F033NN06 ,  5F033NN07 ,  5F033PP26 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ73 ,  5F033RR01 ,  5F033RR04 ,  5F033RR09 ,  5F033RR21 ,  5F033RR25 ,  5F033SS11 ,  5F033SS15 ,  5F033SS22 ,  5F033XX01 ,  5F033XX31