特許

J-GLOBAL ID：200903052855744070

不揮発性半導体記憶装置

発明者： 清水 和裕 ,  有留 誠一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-351433
公開番号（公開出願番号）：特開2000-174241
出願日： 1998年12月10日
公開日（公表日）： 2000年06月23日
要約：

【要約】【課題】ブロック一括消去が可能なSOIを用いたNAND型EEPROMを提案し、高集積化、高密度化を可能にする。【解決手段】絶縁性基板21上には、分離されたシリコン薄膜(素子領域)12が形成され、シリコン薄膜12間の溝には、絶縁材料13が埋め込まれる。これにより、ロウ方向の素子同士は完全に分離される。シリコン薄膜12の第1面上には、第2のゲート絶縁膜14を介して浮遊ゲート電極15が形成され、さらに第3のゲート絶縁膜16を介して制御ゲート電極17が形成される。シリコン薄膜12、浮遊ゲート電極15、制御ゲート電極17を有するメモリセルが、複数個直列に接続されてNANDセルを形成する。NANDセル内のメモリセルが有するシリコン薄膜12の浮遊ゲート電極15と対向する第1面とは反対側の第2面上には、第1のゲート絶縁膜23を介して第1のゲート電極22が形成される。

請求項（抜粋）：

絶縁層上に、素子分離絶縁層により分離されて形成された半導体層と、電荷蓄積層を備え、前記半導体層に形成されたメモリセルトランジスタが複数個直列接続されてなるNAND列と、前記メモリセルトランジスタのチャネルとなる前記半導体層における、前記メモリセルトランジスタの制御ゲート電極と対向する第1の面とは反対側の第2の面上に、絶縁膜を介在して形成された電極と、を具備することを特徴とする不揮発性半導体記憶装置。

IPC (5件)：

H01L 27/115 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  G11C 17/00 622 E ,  H01L 29/78 371

Fターム (32件)：

5B025AA01 ,  5B025AC01 ,  5F001AA25 ,  5F001AA43 ,  5F001AA63 ,  5F001AB02 ,  5F001AB20 ,  5F001AC02 ,  5F001AD41 ,  5F001AD53 ,  5F001AD60 ,  5F001AD70 ,  5F001AE02 ,  5F001AE03 ,  5F001AE07 ,  5F083EP02 ,  5F083EP22 ,  5F083EP30 ,  5F083EP40 ,  5F083EP42 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083ER22 ,  5F083ER23 ,  5F083ER29 ,  5F083GA09 ,  5F083GA15 ,  5F083GA24 ,  5F083HA02 ,  5F083JA04 ,  5F083NA08