特許

J-GLOBAL ID：200903052876498362

コンピュータ制御装置

発明者： 田中 伸幸
出願人/特許権者： 株式会社デンソー
代理人 (2件)： 佐藤 強 ,  小川 清
公報種別：公開公報
出願番号（国際出願番号）：特願2004-327850
公開番号（公開出願番号）：特開2006-139485
出願日： 2004年11月11日
公開日（公表日）： 2006年06月01日
要約：

【課題】コンピュータ部と周辺回路を1乃至数チップに集積化したコンピュータ制御装置の回路間の干渉不良の発見を容易にする。【解決手段】コンピュータ部と周辺回路とが通常動作を行なう通常モードと、コンピュータ部と周辺回路とが通常動作を停止してテスト回路の制御の下で動作するテストモードの2つの動作モードを設ける。周辺回路は1乃至複数のレジスタ(16、17)を備え、該レジスタにはテストモード時にチェックするデータが通常モード期間中に格納され、テストモードに該レジスタに保持されているデータがテスト回路の制御の下にテスト用の出力ポート(36)から外部出力されるように構成する。【選択図】図1

請求項（抜粋）：

コンピュータ部(2)と1乃至複数の周辺回路(12、13)とテスト回路(4)とを備えたコンピュータ制御装置(1)であって、 コンピュータ部と周辺回路とが共に通常動作を行なう通常モードと、 コンピュータ部と周辺回路とが通常動作を停止してテスト回路の制御の下で動作するテストモードの2つの動作モードを備え、 前記各周辺回路は1乃至複数のレジスタ(16、17)を備え、該レジスタにはテストモード時にチェックするデータが通常モード期間中に格納され、テストモードにおいては該レジスタに保持されているデータがテスト回路の制御の下でテスト用の出力ポート(36)から外部出力されるように構成されていることを特徴とするコンピュータ制御装置。

IPC (1件)：

G06F 11/22

FI (2件)：

G06F11/22 310D ,  G06F11/22 330B

Fターム (2件)：

5B048AA20 ,  5B048FF01

引用特許：

出願人引用 (3件)

• 特開平1-116736号報
  
• 特開平3-23658号報
  
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平5-184110   出願人：日本電気株式会社