キヤッシュメモリ装置

発明者： ,
出願人/特許権者：
代理人 (1件)：井桁貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-073302
公開番号（公開出願番号）：特開2000-267935
出願日： 1999年03月18日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】プロセッサとキャッシュの組が複数接続され、各プロセッサから共通にアクセス可能な共有メモリを有する計算機システムにおいて、各キャッシュにおける空間的局所性の有効利用とfalse sharing 回避の両者を同時に満たすようにする。【解決手段】キャッシュメモリのブロックをより小さなサブブロックに分割し、各サブブロック毎に状態情報を持たせ、複数キャッシュ間で共有しているデータに関する書き込み操作が発生したとき、サブブロックの状態情報にもとづいて、書き込みの発生したブロックのみ無効化する。

請求項（抜粋）：

プロセッサとキャッシュの組が複数接続され、各プロセッサから共通にアクセス可能な共有メモリを有する共有メモリ型並列計算機システムにおけるキャッシュメモリ装置において、キャッシュメモリのブロックをより小さなサブブロックに分割し、各サブブロック毎に状態情報を持たせるように構成するとともに、複数のキャッシュ間で共有しているデータに関する書き込み操作が発生したとき、共有している他のキャッシュの該当ブロックに対して、上記サブブロック毎の状態情報にもとづいて、書き込みが発生したサブブロックのみを無効化する手段を備えたことを特徴とするキャッシュメモリ装置。

IPC (2件)：

G06F 12/08 310 , G06F 12/08

FI (3件)：

G06F 12/08 310 B , G06F 12/08 E , G06F 12/08 N

Fターム (14件)：

5B005JJ11 , 5B005KK13 , 5B005MM01 , 5B005NN03 , 5B005NN31 , 5B005NN43 , 5B005NN45 , 5B005NN53 , 5B005PP03 , 5B005PP21 , 5B005PP26 , 5B005TT02 , 5B005TT03 , 5B005UU41

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