特許

J-GLOBAL ID：200903052911977511

容量素子、その容量素子の製造方法、半導体記憶素子、および、その半導体記憶素子の製造方法

発明者： 谷 幸一
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願平11-064020
公開番号（公開出願番号）：特開2000-260956
出願日： 1999年03月10日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】 容量素子のトランジスタの特性変化を抑制する。【解決手段】 容量素子11は強誘電体膜17が下部電極13および上部電極15に挟まれた構造を有する。容量素子の製造プロセス或いは半導体記憶素子の製造プロセス中において、強誘電体膜にはエッチング等によるダメージが発生する。しかしながら、この強誘電体膜の側壁19を保護する絶縁膜21を形成することにより、製造プロセス時に強誘電体膜中にダメージが発生しにくくなる。よって、強誘電体膜のダメージ軽減のために、余分な酸素アニールをする必要がなくなる。したがって、トランジスタ特性の設計値からのずれが生じにくくなる。

請求項（抜粋）：

下部電極と、上部電極と、これらの電極に挟まれた強誘電体膜と、前記下部電極および前記上部電極間に設けられていてかつ前記強誘電体膜の側壁を保護する絶縁膜とを具えることを特徴とする容量素子。

IPC (8件)：

H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 621 Z ,  H01L 27/10 651 ,  H01L 29/78 371

Fターム (37件)：

5F001AA17 ,  5F001AD12 ,  5F001AD62 ,  5F001AG07 ,  5F001AG29 ,  5F001AG30 ,  5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AC18 ,  5F038DF05 ,  5F038EZ14 ,  5F038EZ17 ,  5F083AD21 ,  5F083FR01 ,  5F083FR02 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR03 ,  5F083PR06 ,  5F083PR07 ,  5F083PR15 ,  5F083PR22 ,  5F083PR23 ,  5F083PR33 ,  5F083PR39 ,  5F083PR40