特許
J-GLOBAL ID：200903052920997983
不揮発性半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-332107
公開番号（公開出願番号）：特開平7-193200
出願日： 1993年12月27日
公開日（公表日）： 1995年07月28日
要約：
【要約】【目的】 ドレイン耐圧を損なうことなく、低電圧周辺回路領域のトランジスタの駆動能力の向上、高性能化を図る。【構成】 この発明の不揮発性半導体記憶装置は、高電圧周辺回路と低電圧周辺回路とを備えている。高電圧周辺回路と低電圧周辺回路を構成するトランジスタはLDD型のトランジスタからなる。低電圧周辺回路領域に形成されたトランジスタの低濃度不純物領域72(72b,72c)は、高電圧周辺回路領域に形成されたトランジスタの低濃度不純物領域よりも不純物濃度の高い濃度分布を有する。高電圧周辺回路と低電圧周辺回路のトランジスタの2つの低濃度不純物領域は、残存するゲート酸化膜の膜厚の差を利用して、注入深さの異なる2回のイオン注入工程を行なうことにより、特別なマスク工程等を付け加えることなく、つくり分けることができる。
請求項（抜粋）：
情報を記憶するためのメモリセルアレイと、前記メモリセルアレイの動作を制御する周辺回路とを有し、前記周辺回路は、相対的に高電圧が印加される第1のトランジスタを有する高電圧周辺回路と、相対的に低電圧が印加される第2のトランジスタを有する低電圧周辺回路とを含む不揮発性半導体記憶装置であって、前記第1のトランジスタの第1のチャネル領域を規定するように第1導電型の半導体基板の主表面に形成された第2導電型の一対の第1の低濃度不純物領域と、前記第1のチャネル領域上に絶縁膜を介在して形成された第1のゲート電極と、前記半導体基板の主表面において、前記第1の低濃度不純物領域の前記第1のチャネル領域側の端部よりも第1の距離だけ前記第1のゲート電極から離れた位置に端部を有し、前記第1のゲート電極から遠ざかる方向に延びる第2導電型の一対の第1の高濃度不純物領域と、前記第2のトランジスタの第2のチャネル領域を規定するように前記半導体基板の主表面に形成された第2導電型の一対の第2の低濃度不純物領域と、前記第2のチャネル領域上に絶縁膜を介在して形成された第2のゲート電極と、前記半導体基板の主表面において、前記第2の低濃度不純物領域の前記第2のチャネル領域側の端部よりも前記第1の距離だけ前記第2のゲート電極から離れた位置に端部を有し、前記第2のゲート電極から遠ざかる方向に延びる第2導電型の一対の第2の高濃度不純物領域とを備え、前記第2の低濃度不純物領域は、前記第1の低濃度不純物領域と同じ濃度分布を有する第3の低濃度不純物領域と、前記第1の低濃度不純物領域よりも深さの浅い濃度分布を有する第4の低濃度不純物領域とを含む、不揮発性半導体記憶装置。
IPC (2件)：
H01L 27/115
, H01L 27/10 481
