特許
J-GLOBAL ID：200903052943991630
論理回路の遅延最小化装置及び方法
発明者：
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出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-121638
公開番号（公開出願番号）：特開平7-334530
出願日： 1994年06月03日
公開日（公表日）： 1995年12月22日
要約：
【要約】【目的】面積の増大を抑制するとともに、論理回路の遅延最小化を図ることのできる論理回路の遅延最小化装置及び方法を実現する。【構成】本発明は、論理回路のテクノロジマッピングに使用されるテクノロジライブラリ情報101を入力とするライブラリ入力手段100と、論理回路記述103を入力する回路入力手段102と、遅延または面積などの制約条件105を入力する制約条件入力手段104と、論理最適化とともにテクノロジ独立のレベルでタイミング解析して最大クリティカルパスを求め、最大クリティカルパス上のクラスタのみをパーシャルコラップシングすることにより、制約条件に従って遅延を短縮する論理最適化手段106と、テクノロジライブラリブロックのマッピングを行うテクノロジマッピング部107と、論理合成された論理回路記述109を出力する回路出力手段108とを備えて構成される。
請求項（抜粋）：
論理回路のテクノロジマッピングに用いるテクノロジライブラリ情報を入力するライブラリ入力手段と、前記論理回路に対応する論理回路記述を入力する回路入力手段と、前記論理回路における遅延および占有面積等を含む制約条件を入力とする制約条件入力手段と、論理最適化処理を行うとともに、最大クリティカルパス上のクラスタのみをパーシャルコラップシングすることにより、遅延を最小化することができる機能を有する論理最適化手段と、前記論理回路による遅延および占有面積等を含む制約条件を考慮したテクノロジライブラリブロックのマッピングを行うとともに、最大クリティカルパス上のクラスタに対してのみパーシャルコラップシングすることにより、前記遅延を最小化する機能を有するテクノロジマッピング手段と、論理合成された論理回路を出力する回路出力手段と、を少なくとも備えることを特徴とする論理回路の遅延最小化装置。
引用特許：
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