特許

J-GLOBAL ID：200903052953737693

半導体装置及びその製造方法

発明者： 野田 貴史
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 柳瀬 睦肇 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-227460
公開番号（公開出願番号）：特開2003-045888
出願日： 2001年07月27日
公開日（公表日）： 2003年02月14日
要約：

【要約】【課題】 ゲート電極上のシリサイドの横方向への成長を抑制することにより、ゲート電極とコンタクトプラグとのショート不良の発生を防止した半導体装置及びその製造方法を提供する。【解決手段】 本発明に係る半導体装置の製造方法は、サリサイドプロセスを有する半導体装置の製造方法であって、シリコン基板1の表面にゲート酸化膜2を形成し、このゲート酸化膜上に多結晶シリコン膜を形成し、この多結晶シリコン膜をパターニングすることにより、ゲート酸化膜上にゲート電極3を形成し、このゲート電極3の表面にレーザーを照射することにより、該ゲート電極の表面を(100)面に配向させ、ゲート電極を含む全面上にTi膜を形成し、このTi膜に熱処理を施すことにより、ゲート電極及びソース/ドレイン領域の拡散層6,7それぞれの表面にTiシリサイド膜9a〜9cを形成するものである。

請求項（抜粋）：

サリサイドプロセスを有する半導体装置の製造方法であって、半導体基板の表面にゲート絶縁膜を形成する工程と、このゲート絶縁膜上に多結晶シリコン膜を形成する工程と、多結晶シリコン膜をパターニングすることにより、ゲート絶縁膜上にゲート電極を形成する工程と、このゲート電極の表面にレーザーを照射することにより、該ゲート電極の表面を(100)面に配向させる工程と、ゲート電極を含む全面上に金属膜を形成する工程と、この金属膜に熱処理を施すことにより、ゲート電極及びソース/ドレイン領域の拡散層それぞれの表面に金属シリサイド膜を形成するシリサイド化工程と、を具備することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/336 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 29/43 ,  H01L 29/78

FI (4件)：

H01L 21/28 A ,  H01L 21/28 301 D ,  H01L 29/78 301 P ,  H01L 29/62 G

Fターム (64件)：

4M104AA01 ,  4M104BB01 ,  4M104BB02 ,  4M104BB18 ,  4M104BB20 ,  4M104BB21 ,  4M104BB25 ,  4M104BB28 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD04 ,  4M104DD16 ,  4M104DD43 ,  4M104DD63 ,  4M104DD75 ,  4M104DD78 ,  4M104DD81 ,  4M104DD84 ,  4M104DD91 ,  4M104EE03 ,  4M104EE05 ,  4M104EE09 ,  4M104EE16 ,  4M104EE17 ,  4M104FF14 ,  4M104GG09 ,  4M104HH14 ,  4M104HH20 ,  5F140AA14 ,  5F140BA01 ,  5F140BE07 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BF31 ,  5F140BF33 ,  5F140BF60 ,  5F140BG08 ,  5F140BG14 ,  5F140BG28 ,  5F140BG37 ,  5F140BG41 ,  5F140BG46 ,  5F140BG52 ,  5F140BG53 ,  5F140BG56 ,  5F140BH15 ,  5F140BJ08 ,  5F140BJ11 ,  5F140BJ17 ,  5F140BJ27 ,  5F140BK02 ,  5F140BK13 ,  5F140BK29 ,  5F140BK34 ,  5F140CA03 ,  5F140CB01 ,  5F140CB04 ,  5F140CC03 ,  5F140CC12 ,  5F140CE18 ,  5F140CF04 ,  5F140CF05