特許

J-GLOBAL ID：200903053000484450

フラッシュメモリの欠陥管理方法

発明者： 樋口 栄重
出願人/特許権者： 富士通株式会社
代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2000-325024
公開番号（公開出願番号）：特開2002-133892
出願日： 2000年10月25日
公開日（公表日）： 2002年05月10日
要約：

【要約】【課題】 フラッシュメモリの欠陥を管理するにあたって、エラーが発生したメモリセルの位置とエラー訂正能力とに基づいて、より正確に物理ブロックの使用可否を判断すること。【解決手段】 物理ページの冗長部分に、データ読み出し時に発生したエラーの物理的な発生位置情報を記憶するエラー管理ユニット23a,23bを、エラー訂正符号によって訂正可能なビット数分用意する。同一物理ページ内で発生した複数のエラーの物理的に異なる位置の数が、用意されたエラー管理ユニット23a,23bの数を超える場合に、訂正不可能な障害が発生したと判断する。また、多値セルを用いた構成では、同一物理ページ内で発生した複数のエラーに対応するメモリセルに含まれるビットの合計数が、用意されたエラー管理ユニット23a,23bの数を超える場合に、訂正不可能な障害が発生したと判断する。

請求項（抜粋）：

単一のメモリセルに1ビットの情報を記憶するフラッシュメモリの欠陥管理方法において、同一物理ページ内の、エラーが発生したことがある複数のビットに対応するメモリセルの数が、エラー訂正符号によってエラー訂正可能なビット数以下の所定の数を超える場合、当該物理ページを含む物理ブロックを使用不可とすることを特徴とするフラッシュメモリの欠陥管理方法。

IPC (4件)：

G11C 29/00 601 ,  G11C 29/00 631 ,  G06F 12/16 310 ,  G11C 16/06

FI (4件)：

G11C 29/00 601 Z ,  G11C 29/00 631 Q ,  G06F 12/16 310 R ,  G11C 17/00 639 C

Fターム (17件)：

5B018GA02 ,  5B018HA14 ,  5B018HA21 ,  5B018KA30 ,  5B018NA06 ,  5B018QA14 ,  5B025AD01 ,  5B025AD04 ,  5B025AD05 ,  5B025AD13 ,  5B025AE00 ,  5B025AE08 ,  5L106AA10 ,  5L106BB12 ,  5L106CC09 ,  5L106CC31 ,  5L106EE02