特許

J-GLOBAL ID：200903053011355406

変換装置および方法、並びに、PLL演算装置および方法

発明者： 藤本 健介
出願人/特許権者： ソニー株式会社
代理人 (1件)： 稲本 義雄
公報種別：公開公報
出願番号（国際出願番号）：特願平8-260666
公開番号（公開出願番号）：特開平10-107623
出願日： 1996年10月01日
公開日（公表日）： 1998年04月24日
要約：

【要約】【課題】 周波数誤差を利用したデジタルPLL回路を実現する。【解決手段】 A/Dコンバータ2は、読み取り装置1からの再生信号を、PLL回路4からのクロック信号に同期してサンプリングし、そのサンプル値を2値化回路3および位相比較器21に出力する。位相比較器21は、サンプル値の、正から負、あるいは、負から正への変化(ゼロクロス)を検出し、ゼロクロスに対応する位相誤差信号を周波数比較器23に出力する。周波数比較器23は、その信号の値の変化より検出した周波数誤差を、ローパスフィルタ24を介してスイッチ25に出力する。スイッチ25は、同期引き込み時だけ周波数誤差を加算器22に出力する。加算器22は、周波数誤差と位相誤差の和を、ループフィルタ26を介してVCO27に出力する。VCO27は、その値に対応する周波数のクロック信号を発振し、A/Dコンバータ2などに供給する。

請求項（抜粋）：

所定の伝送媒体より伝送されたアナログ信号を、デジタルデータに変換する変換装置において、クロック信号に同期して、前記アナログ信号をサンプリングし、前記アナログ信号に対応するデジタル信号を出力するサンプリング手段と、前記サンプリング手段により出力されたデジタル信号とクロック信号の位相誤差を演算する第1の演算手段と、前記位相誤差より、前記デジタル信号とクロック信号との周波数誤差を演算する第2の演算手段と、前記位相誤差と周波数誤差の和に対応して、前記クロック信号を発生する発生手段と、前記デジタル信号を処理して前記デジタルデータを生成する処理手段とを備えることを特徴とする変換装置。

IPC (3件)：

H03L 7/085 ,  G11B 20/14 351 ,  H03L 7/06

FI (3件)：

H03L 7/08 A ,  G11B 20/14 351 A ,  H03L 7/06 B