特許
J-GLOBAL ID：200903053073481335
メモリテスト回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-177847
公開番号（公開出願番号）：特開平6-020495
出願日： 1992年07月06日
公開日（公表日）： 1994年01月28日
要約：
【要約】【目的】組み込み型自己メモリテスト回路において、メモリに書き込んだデータを読み出した際の出力データの正誤を判定する回路を簡単な構成にし、半導体集積回路におけるメモリテスト回路の面積オーバヘッドを小さくすること。【構成】半導体集積回路内のメモリ101をテストする組み込み型自己テスト回路のメモリの出力判定回路が、全出力の一致を判定する論理積ゲート103および論理和ゲート104と、上記ゲートの出力と出力期待値とを比較するXORゲート106から構成される。
請求項（抜粋）：
半導体集積回路からなるメモリのメモリテスト回路において、前記メモリの全てのデータ出力ビット論理値〔1〕又は〔0〕に期待される場合には前記データ出力ビットの論理積又は論理和を求め、前記論理積又は論理和の結果と出力論理期待値〔1〕又は(0)とを比較する比較回路を設け、前記メモリのデータ出力の正誤を判定することを特徴とするメモリテスト回路。
IPC (3件)：
G11C 29/00 303
, G06F 11/22 320
, G06F 12/16 330
