特許
J-GLOBAL ID：200903053113539846
バス制御方法及びその装置並びに情報処理装置
発明者：
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-265937
公開番号（公開出願番号）：特開平6-202982
出願日： 1993年10月25日
公開日（公表日）： 1994年07月22日
要約：
【要約】【目的】 外部メモリデバイスであるDRAMの高速アクセスモードを有効に利用することによって、外部アクセスのサイクル数を減らし、トータルとしてプロセッサの命令実行サイクル数を削減する。【構成】 中央処理装置2と命令キャッシュ3とデータキャッシュ4とを備えたプロセッサ1の内部に、内部命令バス40及び内部データバス41と外部バス42との間の信号の授受を制御するためのバス制御装置5を設ける。バス制御装置5は、命令キャッシュ3とデータキャッシュ4とが同時にミスした際に、外部命令アクセスが前回の外部DRAMアクセスと同一ページのアクセスとなる場合には該外部命令アクセスを優先的に実行し、他の場合には外部データアクセスを実行する。
請求項（抜粋）：
情報処理装置の複数の内部バスのうちの1つと、高速アクセスモード及び通常アクセスモードを有する外部メモリデバイスに接続された単一の外部バスとの間の信号の授受を制御するためのバス制御方法であって、前記複数の内部バスに対応して発行された複数の外部アクセス要求の各々に対して、前記外部メモリデバイスを高速アクセスモードでアクセスできるかどうかを前回の外部アクセスアドレスに基づいて判定するステップと、前記判定の各結果に基づき、前記複数の外部アクセス要求のうち前記外部メモリデバイスを高速アクセスモードでアクセスできる外部アクセス要求を優先的に処理するステップとを備えたことを特徴とするバス制御方法。
引用特許：
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