特許
J-GLOBAL ID：200903053167543563
フローティングゲートを有する半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平5-065465
公開番号（公開出願番号）：特開平6-275847
出願日： 1993年03月24日
公開日（公表日）： 1994年09月30日
要約：
【要約】【目的】 フローティングゲートを有するトランジスタのアレイ中に、通常のトランジスタが存在する半導体装置において、トランジスタの特性のばらつきが少なく、良好なコンタクト構造を実現することができる半導体装置およびその製造方法を提供すること。【構成】 フローティングゲート11を持つメモリセル用トランジスタ2と、フローティングゲートを有さない選択用トランジスタ4とが、半導体基板の表面に形成された不純物拡散層40を介して直列に接続され、この不純物拡散層40に対して、コンタクトホール54を介して上層側配線層48が接続される構造の半導体装置である。メモリセル用トランジスタ2と選択用トランジスタ4との間に位置する半導体基板の表面に形成されるエッチング溝52が、選択用トランジスタ4側に近い位置に形成してあり、かつコンタクトホール54が、このエッチング溝52に対してオーバラップしないように形成してある。
請求項（抜粋）：
フローティングゲートを持つ第1トランジスタと、フローティングゲートを有さない第2トランジスタとが、半導体基板の表面に形成してあり、上記第1トランジスタと、第2トランジスタとが、半導体基板の表面に形成された不純物拡散層を介して直列に接続され、この不純物拡散層に対して、上記第1トランジスタと第2トランジスタとの上層側に形成される配線層がコンタクトホールを介して接続される構造の半導体装置において、上記第1トランジスタと第2トランジスタとの間に位置する半導体基板の表面に形成されるエッチング溝が、上記第2トランジスタ側に近い位置に形成してあり、かつ上記コンタクトホールが、このエッチング溝に対してオーバラップしないように形成してあることを特徴とするフローティングゲートを有する半導体装置。
IPC (3件)：
H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
