デジタルPLL回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-073383
公開番号（公開出願番号）：特開平10-270998
出願日： 1997年03月26日
公開日（公表日）： 1998年10月09日
要約：

【要約】【課題】半導体集積回路内部の電源電圧ノイズ、あるいは、外部クロック信号のジッタに対する耐ノイズ性向上と位相同期の引き込み時間の短縮とを両立することにある。【解決手段】基準クロック信号CLKの変化に同期して基準クロック信号CLKおよび内部クロック信号ICKの位相を比較し、その位相差の極性に対応して遅延制御信号CNTの値を変更制御し、基準クロック信号CLKに対して内部クロック信号ICKの位相を制御する。このとき、位相差の極性が連続して一致する回数を基準クロック信号CLKの変化に同期して計数し、この計数が予め設定された設定回数に達するまで、位相差がロック範囲内にある間、遅延制御信号CNTの値の変更制御をロックしている。

請求項（抜粋）：

基準クロック信号を遅延して内部クロック信号として出力しその遅延時間が遅延制御信号の値により可変制御される可変遅延回路を備え、前記基準クロック信号の変化に同期して前記基準クロック信号および前記内部クロック信号の位相を比較しその位相差の極性に対応して前記遅延制御信号の値を変更制御し前記基準クロック信号に対して前記内部クロック信号の位相を制御するデジタルPLL回路において、前記位相差の極性が連続して一致する回数を前記基準クロック信号の変化に同期して計数し、この計数が予め設定された設定回数に達するまで、前記位相差がロック範囲内にある間、前記遅延制御信号の値の変更制御をロックすることを特徴とするデジタルPLL回路。

引用特許：

審査官引用 (3件)

特開昭58-161426
特開昭63-054018
特表平4-505539

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