特許

J-GLOBAL ID：200903053200690305

デバッグ機能を備えた半導体集積回路

発明者： 畔上 謙吾 ,  山下 公一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平6-227048
公開番号（公開出願番号）：特開平8-095818
出願日： 1994年09月21日
公開日（公表日）： 1996年04月12日
要約：

【要約】【目的】任意の時点での任意の論理セルの出力を容易に知得する。【構成】論理セルC11〜C22がマトリックス状に配列されたFPGAにおいて、制御入力端S3に供給される制御信号に応じ論理セルの2出力のうち1を選択してゲートを介し試験用出力端Pから出力させ、制御入力端S1、S2に供給される制御信号に応じて該ゲートを開/閉状態させる試験用回路を各論理セルに備え、全ての論理セルの試験用出力端PがZ配線で共通に接続され、シフトレジスタ20、30、シフトレジスタ20の並列出力端と制御入力端S1との間に接続された行選択線X1、X2、及び、シフトレジスタ30の並列出力端と制御入力端S2との間に接続された列選択線により、1つの論理セルを選択して該ゲートを開状態にさせ、選択された論理セルの出力端Pの信号をZ配線に取り出す。

請求項（抜粋）：

複数の部分論理回路が配列された半導体集積回路において、該部分論理回路の各々に備えられ、該部分論理回路の出力をゲートを介し試験用出力端から出力させ、制御入力端に供給される制御信号に応じて該ゲートを開/閉状態させる試験用回路と、全ての該部分論理回路の対応する該試験用出力端を共通に接続させるZ配線と、該制御信号により該複数の部分論理回路の1つを選択して該ゲートを開状態にさせるための選択回路と、を有し、選択された該部分論理回路の該試験用出力端の信号を該Z配線に取り出すようにしたことを特徴とするデバッグ機能を備えた半導体集積回路。

IPC (6件)：

G06F 11/22 330 ,  G06F 11/22 360 ,  G01R 31/28 ,  H01L 21/66 ,  H01L 21/82 ,  H03K 19/177

FI (2件)：

G01R 31/28 V ,  H01L 21/82 A

引用特許：

審査官引用 (1件)

• 特開平4-186744