特許
J-GLOBAL ID：200903053203187744
半導体集積回路及びその検証方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-075708
公開番号（公開出願番号）：特開2000-269420
出願日： 1999年03月19日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】複数個の機能マクロを組み合わせてシステムLSIを構成する場合に、機能マクロ間の接続確認のためのテストを簡易化し、システムLSIの設計の検証を簡易化し、システムLSIの設計期間を短縮化する。【解決手段】両者間に接続された信号線を介してIP間接続確認を行うためのテスト回路を有する2個のIPを具備し、一方のIP12のテスト回路は、IP間接続確認テストモードで活性化され、MPU10からテストデータが書き込まれるレジスタ21と、このレジスタに書き込まれたテストデータを信号線20に出力する出力回路25とを具備し、他方のIP13のテスト回路は、IP間接続確認テストモードで活性化され、信号線から入力するテストデータが書き込まれ、このテストデータがMPUに読み出されるレジスタ31を具備する。
請求項（抜粋）：
それぞれ機能マクロ間の接続確認を行うためのテスト回路を有し、両者間がデータ転送用の信号線により接続された第1の機能マクロおよび第2の機能マクロと、前記テスト回路の動作を制御するための制御手段とを具備し、前記第1の機能マクロの第1のテスト回路は、機能マクロ間テストモードで活性化され、前記制御手段によりテストデータが書き込まれ、このテストデータを前記信号線に出力する第1のデータ保持手段と、前記第2の機能マクロの第2のテスト回路は、機能マクロ間テストモードで活性化され、前記信号線から入力するテストデータが書き込まれ、このテストデータが前記制御手段に読み出される第2のデータ保持手段とを具備することを特徴とする半導体集積回路。
IPC (2件)：
Fターム (11件)：
5F038CD06
, 5F038CD07
, 5F038CD08
, 5F038DF04
, 5F038DF11
, 5F038DT02
, 5F038DT03
, 5F038DT07
, 5F038DT15
, 5F038DT17
, 5F038EZ20
