特許
J-GLOBAL ID：200903053228370420
符号化回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-002651
公開番号（公開出願番号）：特開平5-250878
出願日： 1993年01月11日
公開日（公表日）： 1993年09月28日
要約：
【要約】【目的】大容量データに対する高速処理を必要とする、複数の連想メモリサブブロックから構成される連想メモリブロックからなる大容量連想メモリ装置に適用可能であって、複数の連想メモリサブブロック間の切り換わりに時間遅れ(待ち時間)がなく多数の連想メモリサブブロックからの出力信号を効率のよく符号化することのできる符号化回路の提供。【構成】連想メモリブロックに対して設けられた優先順位付符号化回路と、この優先順位付符号化回路に組み込まれた先読みバッファ回路と、複数の連想メモリサブブロックの優先順位付サブブロック符号化回路を有し、優先順位の高い連想メモリサブブロックの一致信号を前記優先順位付符号回路によって符号化している間に、次に優先順位の高い連想メモリサブブロックの前記一致信号を前記先読みバッファ回路に入力されるよう構成した符号化回路。
請求項（抜粋）：
連続した論理アドレスをもつ複数の連想メモリワードにより構成される連想メモリサブブロックを複数個もつ連想メモリブロックに対して設けられた優先順位付符号化回路と、この優先順位付符号化回路に組み込まれた先読みバッファ回路と、複数の前記連想メモリサブブロックの優先順位付サブブロック符号化回路とを有し、前記連想メモリブロックに入力された検索データと一致する一致信号のうち、前記優先順位付サブブロック符号化回路によって決められた優先順位の高い連想メモリサブブロックの前記一致信号を前記優先順位付符号回路によって符号化している間に、次に優先順位の高い連想メモリサブブロックの前記一致信号を前記先読みバッファ回路に入力するよう構成したことを特徴とする符号化回路。
引用特許：
前のページに戻る
