特許

J-GLOBAL ID：200903053283612890

多層配線基板

発明者： 君島 進
出願人/特許権者： 株式会社東芝
代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-251103
公開番号（公開出願番号）：特開平6-104350
出願日： 1992年09月21日
公開日（公表日）： 1994年04月15日
要約：

【要約】【目的】 薄膜多層配線層の配線領域の低減を抑制する一方、繁雑な操作やコストアップを招来せずに、マウントされた半導体素子の発熱を容易に放熱することが可能な多層配線基板の提供を目的とする。【構成】 ベース基板1と、前記ベース基板1の主面上に一体的に設けられた合成樹脂絶縁層2-導体パターン層3系の薄膜多層配線層4と、前記薄膜多層配線層4面上に設定された所要の半導体素子5のマウント領域6と、前記マウント領域6の薄膜多層配線層4を貫通してベース基板1面に到達・形設された熱伝導体と10を具備して成り、前記熱伝導体10の貫通径 10aを、前記マウント領域6にマウントされる半導体素子5の平面的な面積よりも小さく選択・設定したことを特徴とする。

請求項（抜粋）：

ベース基板と、前記ベース基板の主面上に一体的に設けられた合成樹脂絶縁層-導体パターン層系の薄膜多層配線層と、前記薄膜多層配線層面上に設定された所要の半導体素子のマウント領域とを具備して成り、前記マウント領域の薄膜多層配線層にベース基板面に到達する貫通孔が形成され、その貫通孔か60°C以下で焼成可能な高熱伝導体で充填されるとともに、前記熱伝導体の貫通径が、前記マウント領域にマウントされる半導体素子の平面的な面積よりも小さく選択・設定されていることを特徴とする多層配線基板。

IPC (2件)：

H01L 23/12 ,  H05K 3/46

FI (2件)：

H01L 23/12 J ,  H01L 23/12 N

引用特許：

審査官引用 (4件)

• 特開平1-199460
  
• 特開平2-058358
  
• 特開平4-225552
  
• 特開昭63-020859