特許
J-GLOBAL ID：200903053319490320
半導体装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-020000
公開番号（公開出願番号）：特開平11-265891
出願日： 1988年11月15日
公開日（公表日）： 1999年09月28日
要約：
【要約】【課題】本発明は、コンタクト部などの段差の厳しい部分の近くにAl配線などが設けられてなる半導体メモリにおいて、パターニングの際の露光によりAl配線などが部分的に細るのを防止できるようにすることを最も主要な特徴とする。【解決手段】たとえば、半導体メモリのコア部において、メモリセルアレイ1〜5の外周に、電気的に非アクティブな状態のダミーパターン411 〜415 を、該セルアレイ1〜5とパターンレイアウト(材質を含む)が同一条件となるようにして配置する。そして、各セルアレイ1〜5間に、ダミーパターン411 〜415 をそれぞれ介して、ワード線遅延を少なくするための、ポリシリコンワード線と該線上のAl配線の接地部(コンタクト部)6〜9を設けてなる構成となっている。
請求項（抜粋）：
一定のパターンレイアウトで形成された複数のワード線と、前記ワード線を選択するローデコーダと、一定のパターンレイアウトで形成された複数のビット線と、前記ビット線を選択するカラムデコーダと、前記ワード線および前記ビット線が格子状に配され、前記ワード線方向に設けられた複数のメモリセルアレイと、前記ワード線にそれぞれ沿って、各ワード線の上方に絶縁膜を介して配された、該ワード線の遅延軽減のための金属配線と、前記金属配線と前記ワード線とを接続するために形成された複数のコンタクト部と、前記各メモリセルアレイの、他のメモリセルアレイと隣接する側に形成された最も端のビット線の外側に、前記ビット線のパターンレイアウトと同一条件で形成され、それぞれ電気的に非アクティブ状態にされる複数のダミービット線とを具備し、前記コンタクト部は、各ワード線に対して、それぞれワード線の方向に複数設けられるとともに、前記ダミービット線間に形成されてなることを特徴とする半導体装置。
IPC (4件)：
H01L 21/3205
, H01L 27/04
, H01L 21/822
, H01L 27/10 471
H01L 21/88 S
, H01L 27/10 471
, H01L 27/04 D
