特許

J-GLOBAL ID：200903053342452088

CMOS半導体装置の製造方法

発明者： 小松 理夫
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平4-245896
公開番号（公開出願番号）：特開平6-069439
出願日： 1992年08月22日
公開日（公表日）： 1994年03月11日
要約：

【要約】【目的】 LDD構造のMOS型トランジスタを備えるCMOS半導体装置の製造に際してのフォトリソグラフィ工程を削減して工程の短縮化を図る。【構成】 ゲート電極5を形成した後に、このゲート電極の側面に側壁6を形成する工程と、Pチャネル又はNチャネルのうちの一方の導電チャネルのトランジスタ領域以外をマスク材7で覆い、このトランジスタ領域に不純物を導入してソース・ドレイン層8を形成する工程と、このトランジスタ領域のゲート側壁をエッチングして除去した上で不純物を導入してLDD層9を形成する工程と、他方の導電チャネルのトランジスタ領域以外をマスク材10で覆い、このトランジスタ領域に不純物を導入してソース・ドレイン層11を形成する工程と、このトランジスタ領域のゲート側壁をエッチングして除去した上で不純物を導入してLDD層12を形成する工程とを含んでいる。

請求項（抜粋）：

LDD(Lightly Doped Drain )構造を有するNチャネル及びPチャネルMOSトランジスタを有するCMOS半導体装置に製造に際し、ゲート電極を形成した後に、このゲート電極の側面に側壁を形成する工程と、一方の導電チャネルのトランジスタ領域以外をマスク材で覆い、該トランジスタ領域に不純物を導入してソース・ドレイン層を形成する工程と、このトランジスタ領域のゲート側壁をエッチングして除去した上で不純物を導入してLDD層を形成する工程と、他方の導電チャネルのトランジスタ領域以外をマスク材で覆い、該トランジスタ領域に不純物を導入してソース・ドレイン層を形成する工程と、このトランジスタ領域のゲート側壁をエッチングして除去した上で不純物を導入してLDD層を形成する工程とを含むことを特徴とするCMOS半導体装置の製造方法。

FI (2件)：

H01L 27/08 321 N ,  H01L 27/08 321 E

引用特許：

審査官引用 (3件)

• 特開昭63-219152
  
• 特開平3-087060
  
• 特開平1-214057