高耐圧半導体素子

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-188855
公開番号（公開出願番号）：特開平7-130996
出願日： 1993年06月30日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】オン電圧が低く、耐圧が高い横型MOSFETを提供すること。【構成】p型シリコン基板1上に設けられたn型高抵抗半導体層2と、n型高抵抗半導体層2の表面に選択的に形成されたp型ウェル層3と、p型ウェル層3の表面に選択的に形成されたn型ソース層4と、n型高抵抗半導体層2の表面に選択的に形成されたn型ドレイン層5と、n型ドレイン層5に接するドレイン電極7と、p型ウェル層3およびn型ソース層4に接するソース電極6と、n型ソース層4とn型ドレイン層5とで挟まれたp型ウェル層3とn型高抵抗半導体層2との上に、ゲート絶縁膜8を介して設けられ、ソース電極6と接しないi型ポリシリコン層9と、i型ポリシリコン層9に接するゲート電極と、ゲート絶縁膜8上に設けれ、型ポリシリコン層9に接するn型半導体層11とドレイン電極7に接するp型半導体層12とからなるダイオードとを備えている。

請求項（抜粋）：

第1導電型半導体基板上に設けられた第2導電型高抵抗半導体層と、この第2導電型高抵抗半導体層の表面に選択的に形成された第1導電型半導体層と、この第1導電型半導体層の表面に選択的に形成された第2導電型ソース層と、前記第2導電型高抵抗半導体層の表面に選択的に形成された第2導電型ドレイン層と、前記第1導電型半導体層及び前記第2導電型ソース層に接するソース電極と、前記第2導電型ドレイン層に接するドレイン電極と、前記第2導電型ソース層と前記第2導電型ドレイン層とで挟まれた前記第1導電型半導体層と前記第2導電型高抵抗半導体層との上に、ゲート絶縁膜を介して設けられ、前記ソース電極と接しないゲート半導体層と、前記第2導電型ソース層と前記第2導電型高抵抗半導体層とで挟まれた前記第1導電型半導体層上の前記ゲート半導体層に接するゲート電極と、前記ドレイン電極と前記ゲート電極との電位差に基づいて、オン時に前記ゲート半導体層と前記ドレイン電極とを電気的に分離するゲート半導体層制御手段とを具備してなることを特徴とする高耐圧半導体素子。

IPC (2件)：

H01L 29/78 , H01L 21/336

引用特許：

出願人引用 (8件)

特開昭59-119864
特開昭63-312680
特開昭56-152269

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審査官引用 (15件)

特開昭59-119864
特開昭59-119864
特開昭64-046980

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