特許

J-GLOBAL ID：200903053365653668

半導体記憶装置

発明者： 上野 庄之助
出願人/特許権者： シャープ株式会社
代理人 (1件)： 山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平4-119284
公開番号（公開出願番号）：特開平5-314782
出願日： 1992年05月12日
公開日（公表日）： 1993年11月26日
要約：

【要約】【構成】 負電圧選択アドレス信号ANバーによってパルス信号OSCをゲートするゲート回路22と、パルス信号OSCによって負電圧電源回路3の負電圧VNNをワード線Wに供給するチャージポンプ回路21とによって構成される負電圧デコーダ2を備えた。【効果】 ゲート回路22とチャージポンプ回路21からなる簡単な構成の負電圧デコーダ2によって、任意のワード線Wを選択して負電圧を印加しブロック消去を行うことができるようになる。

請求項（抜粋）：

フローティングゲートを有するトランジスタによって構成されるメモリセルがワード線とビット線の交差部にマトリクス状に配置されると共に、記憶情報の消去時にメモリセルを構成するトランジスタのゲートに印加する負電圧を発生する負電圧電源回路がチップ内に設けられた半導体記憶装置において、アドレス信号に基づいてパルス信号をゲートするゲート回路、及び、パルス信号が該ゲート回路を介して一方の端子に印加されるコンデンサと、該ワード線の電位より該コンデンサの他方の端子の電位の方が低くなった場合に、該ワード線と該コンデンサの他方の端子とを導通させる第1整流回路と、該ワード線の電位より該コンデンサの他方の端子の電位の方が高くなった場合に、該コンデンサの他方の端子と該負電圧電源回路とを導通させる第2整流回路とからなるチャージポンプ回路によって構成される負電圧デコーダを備えた半導体記憶装置。