薄膜トランジスタパネルの製造方法

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平3-335875
公開番号（公開出願番号）：特開平5-152327
出願日： 1991年11月27日
公開日（公表日）： 1993年06月18日
要約：

【要約】【目的】i型半導体層のチャンネル領域にダメージを与えることなく、しかも少ないレジストマスク形成回数で高能率にかつ低コストにTFTパネルを製造する。【構成】n型半導体層15のソース,ドレイン電極S,D間の部分を陽極酸化処理により酸化絶縁層として電気的に分離することにより、n型半導体層をエッチングして分離する場合に必要とされるブロッキング層の形成を不要とした。

請求項（抜粋）：

基板上に、ゲートラインと、このゲートラインに形成されたゲート電極とゲート絶縁膜とi型半導体層とn型半導体層およびソース,ドレイン電極とからなる薄膜トランジスタと、この薄膜トランジスタのドレイン電極につながるドレインラインと、前記薄膜トランジスタのソース電極につながる画素電極と、前記薄膜トランジスタおよびドレインラインを覆う保護絶縁膜とを形成した薄膜トランジスタパネルの製造方法において、前記基板上にゲート用金属膜を成膜し、この金属膜をパターニングしてゲートラインおよびゲート電極を形成する第1の工程と、前記基板上に、前記ゲートラインおよびゲート電極を覆ってゲート絶縁膜とi型半導体層とn型半導体層とソース,ドレイン用コンタクト層とを順次成膜する第2の工程と、前記コンタクト層とn型半導体層とi型半導体層とを、トランジスタ素子領域の外形にパターニングする第3の工程と、これらの層を覆って前記ゲート絶縁膜の上に透明導電膜とソース,ドレイン用金属膜とを順次成膜する第4の工程と、前記ソース,ドレイン用金属膜と透明導電膜とを、画素電極とソース,ドレイン電極およびドレインラインの形状にパターニングするとともに、このパターニングに用いたレジストマスクを利用して前記コンタクト層をソース電極部とドレイン電極部とに分離する第5の工程と、前記ソース,ドレイン用金属膜と透明導電膜のパターニングに用いた前記レジストマスクを残したまま前記n型半導体層の陽極酸化処理を行ない、このn型半導体層のソース,ドレインチャンネル電極間の部分を酸化絶縁層とする第6の工程と、保護絶縁膜を成膜する第7の工程と、前記保護絶縁膜を画素電極上の部分とドレインラインの端子部およびゲートラインの端子部の上の部分を除去した形状にパターニングし、同時に前記ゲート絶縁膜のゲートライン端子部上の部分を除去するとともに、前記画素電極の上の前記ソース,ドレイン用金属膜を除去する第8の工程と、からなることを特徴とする薄膜トランジスタパネルの製造方法。

IPC (4件)：

H01L 21/336 , H01L 29/784 , G02F 1/136 500 , H01L 27/12

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