特許

J-GLOBAL ID：200903053453745220

半導体装置の製造方法

発明者： 杉原 正人
出願人/特許権者： 日本ビクター株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平5-268300
公開番号（公開出願番号）：特開平7-106420
出願日： 1993年09月30日
公開日（公表日）： 1995年04月21日
要約：

【要約】【目的】 SOG膜硬化時の収縮によるボイドやクラックの発生を防止する。【構成】 図(A)に示すように、シリコン基板11上の熱酸化膜12上に第1の配線層13を形成し、酸化シリコン膜14を堆積する。そして、図(B)に示すように、異方性エッチングであるRIE法によって、第1の配線層13の上面が露出するまで酸化シリコン膜14をエッチングして、サイドウォール14aを形成する。さらに、酸化シリコン膜15を堆積し、溶剤に溶かしたガラス成分材料を回転塗布した後、昇温して焼成硬化することにより、SOG膜16を形成する。その後、図(C)に示すように、第1の配線層13上に形成された酸化シリコン膜15が露出するまで、SOG膜16の全面をエッチバックして、酸化シリコン膜17を堆積する。さらに、第1の配線層13上にスルーホール18を形成し、その上に第2の配線層19を形成する。

請求項（抜粋）：

配線層が形成された半導体基板上に第1の絶縁膜を形成する工程と、この第1の絶縁膜を前記配線層の上面が露出するまで異方性エッチングによりエッチングする工程と、この上に第2の絶縁膜を形成する工程と、この第2の絶縁膜上にスピンオングラス膜を形成する工程と、このスピンオングラス膜を前記配線層上に形成された前記第2の絶縁膜の上面が露出するまでエッチングする工程と、この上に第3の絶縁膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/3205

FI (2件)：

H01L 21/90 M ,  H01L 21/88 K