特許
J-GLOBAL ID：200903053464566599
中央演算処理装置のリードデータプリフェッチ機構
発明者：
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出願人/特許権者：
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代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-249657
公開番号（公開出願番号）：特開平6-103169
出願日： 1992年09月18日
公開日（公表日）： 1994年04月15日
要約：
【要約】【目的】キャッシュを有する中央演算処理装置において、過去のアクセス履歴に基づいてリードデータをプリフェッチすることにより、主記憶装置へのアクセスを減らして性能を上げる。【構成】アドレスの連続性を判定するアドレス監視部9と、連続なアドレスを記憶しておくアドレステーブル10と、アドレス監視部9とアドレステーブル10とに接続された連続アドレス線11と、アドレステーブル10にアドレスを残しておく優先順位を制御するプライオリティ管理部15と、リードデータの読出し先を決定し要求を出すリプレース要求管理部16と、主記憶装置5からプリフェッチしたデータを蓄えておくリードデータバッファ17とを備えている。
請求項（抜粋）：
アドレス線,データ線および制御線で構成された主記憶バスに接続された主記憶装置とキャッシュメモリを有する中央演算処理装置のリードデータプリフェッチ機構において、(A)主記憶リードアクセスが前回の主記憶リードアクセスのアドレスと連続したアドレスにアクセスしかつ、キャッシュメモリの転送単位ブロックが2つ以上のブロックに跨がったことを判定するアドレス監視部と、(B)前記アドレス監視部が判定した一連のアドレスを蓄えておくアドレスレジスタおよび前記一連のアドレスの有効性を示すバリッドビットおよび前記一連のアドレスを前記アドレスレジスタに残しておく優勢順位を示すプライオリティビットとから構成されたアドレステーブルと、(C)前記優先順位をFIFO方式で管理するプライオリティ管理部と、(D)CPULSIの主記憶リードアクセスの受付けを行い、前記アドレステーブルの情報からリードデータの読出し先を決定し、さらに前記アドレステーブルの前記バリッドビッドのON/OFFを制御するリプレース要求管理部と、(E)前記アドレステーブルの前記アドレスレジスタに蓄えられた前記一連のアドレスに対応するリードデータを前記主記憶装置からバーストリードで読出したときに、前記リードデータを蓄えておくリードデータバッファと、を備えたことを特徴とした中央演算処理装置のリードデータプリフェッチ機構。
IPC (3件)：
G06F 12/08 310
, G06F 12/08
, G06F 9/38 310
