特許

J-GLOBAL ID：200903053517008151

絶縁ゲート型半導体装置及びその製造方法

発明者： 高橋 英樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-234992
公開番号（公開出願番号）：特開平6-204481
出願日： 1993年09月21日
公開日（公表日）： 1994年07月22日
要約：

【要約】【目的】 オン抵抗の低減と破壊耐性の改善とを両立して実現する。【構成】 p型半導体層1とn型半導体層11との接合面部分に、高濃度n型半導体領域22が選択的に形成されているので、p型半導体層1からn型半導体層11へのホールの注入は、ホールが高濃度n型半導体領域22の存在しない部分を選択的に通過することによって行われる。その結果、コレクタ電流が低いときには、この部分におけるホールの密度が高くなることが支配的に影響して、コレクタ電流が流れ易くなるので、装置のオン抵抗は低くなる。一方、コレクタ電流が高いときには、コレクタ電流が通過する経路が高濃度n型半導体領域22の存在しない部分に制限されることが支配的に影響し、コレクタ電流が抑制されるので、装置の破壊耐性が向上する。【効果】 オン抵抗の低減と破壊耐性の改善とが両立して実現する。

請求項（抜粋）：

下記の(a)〜(d)を備える絶縁ゲート型半導体装置。(a)下記の(a-1)〜(a-5)を備える半導体基体;(a-1)上主面および下主面を有し、当該下主面が前記半導体基体の表面に露出する第1導電形式の第1の半導体領域;(a-2)前記第1の半導体領域の前記上主面上に形成された、第2導電形式の第2の半導体領域;(a-3)前記第2の半導体領域の、前記半導体基体の表面に露出する部分に、形成され、当該表面に露出する第1導電形式の第3の半導体領域;(a-4)前記第2の半導体領域の、前記半導体基体の表面に露出する部分に、選択的に形成され、当該表面に露出し、前記第3の半導体領域との接合面を有し、前記第2の半導体領域との接合面を有しない第2導電形式の第4の半導体領域;(a-5)前記第1の半導体領域と前記第2の半導体領域との接合面部分ないし当該第2の半導体領域の内部に選択的に形成され、第2導電形式であって、第2導電形式を形成する不純物の濃度が前記第2の半導体領域よりも高い第5の半導体領域;(b)前記第1の半導体領域の前記下主面に電気的に接続された第1の主電極層;(c)少なくとも前記第4の半導体領域の、前記半導体基体の表面に露出する表面に、電気的に接続された第2の主電極層;(d)前記第3の半導体領域の、前記半導体基体の表面に露出する表面に、絶縁層を介して対向して設けられた制御電極層。

IPC (2件)：

H01L 29/784 ,  H01L 21/336

FI (2件)：

H01L 29/78 321 J ,  H01L 29/78 321 Y

引用特許：

審査官引用 (4件)

• 特開平4-003981
  
• 特開平1-282872
  
• 特開平4-283968
  
• 特開平3-166766