特許

J-GLOBAL ID：200903053541697286

半導体デバイスおよびその製造方法

発明者： 宮崎 勝 ,  江面 知彦
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 龍華 明裕
公報種別：公開公報
出願番号（国際出願番号）：特願平11-032082
公開番号（公開出願番号）：特開2000-232220
出願日： 1999年02月10日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】 高性能な単体素子を有する半導体デバイス及びその半導体デバイスを再現性よく製造する製造方法を提供する。【解決手段】 本発明による単体素子であるHFET2において、部分結晶成長層14が、ゲート電極34直下の一部分に局所的に形成されている。部分結晶成長層14は、キャップ層26に比して、非常に小さいエッチングレートを有する。従って、キャップ層26のリセスエッチによっては、部分結晶成長層14がほとんど削られない。そのため、高い選択性のリセスエッチが可能となり、しきい値電圧の制御性が良くなり、製造歩留まりが向上する。また、ソース電極30およびドレイン電極32の下方に部分結晶成長層14を形成しないことによって、ソース電極30とドレイン電極32の間の直列抵抗を低減することが可能となり、更に、FET動作時の高電界領域におけるDXセンタの影響を低減することが可能となる。

請求項（抜粋）：

半導体基板上に形成された単体素子を有する半導体デバイスであって、前記単体素子が、前記半導体基板上に形成された第1エピタキシャル結晶成長層と、前記第1エピタキシャル結晶成長層の上面の一部に形成された部分結晶成長層と、前記第1エピタキシャル結晶成長層の上部に形成された、前記部分結晶成長層よりもエッチングレートが大きい第2エピタキシャル結晶成長層とを有することを特徴とする半導体デバイス。

IPC (7件)：

H01L 29/778 ,  H01L 21/338 ,  H01L 29/812 ,  H01L 21/20 ,  H01L 21/3065 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 29/80 H ,  H01L 21/20 ,  H01L 21/302 G ,  H01L 27/04 L

Fターム (36件)：

5F004AA02 ,  5F004AA03 ,  5F004DB19 ,  5F004EA10 ,  5F004EA23 ,  5F038AC03 ,  5F038AC11 ,  5F038AR06 ,  5F038AZ04 ,  5F038DF02 ,  5F038EZ02 ,  5F038EZ14 ,  5F038EZ15 ,  5F052DA05 ,  5F052GC04 ,  5F052JA06 ,  5F052JA10 ,  5F052KA05 ,  5F102GA15 ,  5F102GA16 ,  5F102GA17 ,  5F102GB01 ,  5F102GC01 ,  5F102GJ05 ,  5F102GK05 ,  5F102GL04 ,  5F102GM06 ,  5F102GN05 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR10 ,  5F102GS02 ,  5F102GT03 ,  5F102GV01 ,  5F102HC01 ,  5F102HC15