特許
J-GLOBAL ID：200903053543974139
強誘電体メモリと信号処理システム
発明者：
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出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平8-242694
公開番号（公開出願番号）：特開平10-070248
出願日： 1996年08月26日
公開日（公表日）： 1998年03月10日
要約：
【要約】【課題】 簡単な構成で安定で高速読み出しを実現した強誘電体メモリとそれを用いた信号処理システムを提供する。【解決手段】 折り返しビット線方式のダイナミック型RAMと同様に、複数のワード線と、一対の平行に配置されてなる複数の相補ビット線との一方との交点にアドレス選択用MOSFETと強誘電体キャパシタからなるメモリセルを配置し、上記相補ビット線の一方と第1と第2のダミーワード線との交点にそれぞれ上記メモリセルと同一のアドレス選択用MOSFETと強誘電体キャパシタからなる第1と第2のダミーセルを配置し、かかる第1と第2のダミーセルの上記アドレス選択用MOSFETの他方のソース,ドレインを共通接続させて用いる。
請求項（抜粋）：
複数のワード線と、一対の平行に配置されてなる複数の相補ビット線と、上記ワード線と上記相補ビット線の一方との交点にそれぞれ配置され、アドレス選択用MOSFETと強誘電体キャパシタからなり、上記アドレス選択用MOSFETのゲートが対応するワード線に接続され、上記アドレス選択用MOSFETの一方のソース,ドレインが対応する相補ビット線の一方に接続され、他方のソース,ドレインが強誘電体キャパシタの一方の電極に接続され、上記強誘電体キャパシタの他方の電極には接地電位を基準にして強誘電体膜の分極の反転に必要な所定のプレート電圧が印加されてなる複数のメモリセルと、上記相補ビット線の一方と第1と第2のダミーワード線との交点にそれぞれ配置され、上記メモリセルと同一のアドレス選択用MOSFETと強誘電体キャパシタからなり、上記アドレス選択用MOSFETのゲートが上記対応する第1又は第2のダミーワード線のいずれか一方に接続され、上記アドレス選択用MOSFETの一方のソース,ドレインが対応する相補ビット線の一方に接続され、他方のソース,ドレインが強誘電体キャパシタの一方の電極に接続され、上記強誘電体キャパシタの他方の電極には上記プレート電圧が印加され、かつ上記アドレス選択用MOSFETの他方のソース,ドレインが共通接続されてなる第1と第2のダミーセルと、上記相補ビット線に所定のプリチャージ電圧を与え、かかるプリチャージ電圧をワード線及びダミーワード線が選択されたメモリセル及びダミーセルに与えて、相補ビット線に読み出し信号を得るとともに、かかる読み出し終了後に上記プレート電圧にほぼ等しい電圧を与え、メモリ選択動作終了後に上記プリチャージ電圧を与えるプリチャージ回路と、上記ワード線とそれに対応した第1又は第2のダミーワード線の選択により、相補ビット線に読み出されたメモリセルとダミーセルからの読み出し信号を接地電位のようなロウレベルと上記プレート電圧のほぼ2倍にされたハイレベルに増幅し、かかる増幅信号を上記相補ビット線に伝えるラッチ回路を含むセンスアンプとを備えてなることを特徴とする強誘電体メモリ。
IPC (8件)：
H01L 27/10 451
, G11C 11/22
, G11C 11/418
, H01L 27/108
, H01L 21/8242
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 451
, G11C 11/22
, G11C 11/34 301 B
, H01L 27/10 651
, H01L 29/78 371
