特許

J-GLOBAL ID：200903053546152458

半導体素子の製造方法

発明者： 成田 政隆
出願人/特許権者： 富士電機株式会社
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平6-095988
公開番号（公開出願番号）：特開平7-302782
出願日： 1994年05月10日
公開日（公表日）： 1995年11月14日
要約：

【要約】【目的】半導体基板上の絶縁膜として用いるLTO膜のパターニングをできるだけ少ない工程数でパターニングする。【構成】パターンとして残すべき部分のLTO膜を光アニールにより緻密化したのちエッチングすれば、光を照射されない部分が速くエッチングされるので、光を照射したパターンが残る。光の照射には、遮光マスクを用いての全面照射か、レーザビームによる局部的照射を用いる。

請求項（抜粋）：

低温酸化膜を成膜したのち、パターンとして残す部分に選択的に光を照射して加熱し、そのあとエッチングにより低温酸化膜の光を照射されなかった部分を除去するパターニング工程を含むことを特徴とする半導体素子の製造方法。

IPC (4件)：

H01L 21/306 ,  H01L 21/26 ,  H01L 21/268 ,  H01L 21/316

FI (2件)：

H01L 21/306 D ,  H01L 21/26 L