特許
J-GLOBAL ID：200903053606127660
D/A変換装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-241229
公開番号（公開出願番号）：特開平7-099451
出願日： 1993年09月28日
公開日（公表日）： 1995年04月11日
要約：
【要約】【目的】 D/A変換回路に高い精度を必要としない、LSI化に好適なD/A変換装置を提供すること。【構成】 ディジタル入力をディジタルフィルタ10とノイズシェーパ11でサンプリング周波数が高くビット数の少ないディジタル信号に変換し、デコーダ12で対応する1ビット信号列に変換して1ビットD/A変換器列13でアナログ信号に変換し、アナログ加算器14で総合してアナログ出力とする。デコーダの出力をノイズシェーパの出力の値に応じた数の1ビット信号が巡回するような出力とし、さらにデコーダ出力の隣合うビットに対して相反する相対誤差を持つ1ビットD/A変換器が割り当てられるように配置して、特定の1ビット信号とノイズシェーパの出力値との相関を無くし各1ビットD/A変換器間の相対誤差を打ち消すことで、ノイズや歪を低減する。
請求項（抜粋）：
入力されたディジタル信号のサンプリング周波数をn倍(n≧2)にするディジタルフィルタと、前記ディジタルフィルタの出力を入力とし、語長制限とともにノイズの周波数特性を所定の特性に変化させるノイズシェーパと、前記ノイズシェーパの出力を入力とし、その入力の値に対応した1ビット信号列に変換するデコーダと、前記デコーダの出力をアナログ信号に変換する1ビットD/A変換器列と、前記1ビットD/A変換器列の出力を総合するアナログ加算器とを備え、前記デコーダの出力を、前記ノイズシェーパから出力されるp通り(pは整数)の値を持つ信号に対応して少なくとも(p-1)個の1ビット信号列を出力するようにし、前記1ビット信号列の割り当て開始位置が1サンプルデータ前の前記1ビット信号列の最終割り当て位置の次の位置になるように巡回して割り当てられるようにし、前記デコーダ出力の隣合うビットに対して前記1ビットD/A変換器列の中の相反する相対誤差を持つ1ビットD/A変換器が割り当てられるように配列したD/A変換装置。
IPC (2件)：
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