特許
J-GLOBAL ID：200903053627252953
論理回路
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願平9-350443
公開番号（公開出願番号）：特開平11-186898
出願日： 1997年12月19日
公開日（公表日）： 1999年07月09日
要約：
【要約】【課題】 構成が簡単で、且つ、高速動作が可能であり消費電力も低減することができる論理回路を提供する。【解決手段】 NMOS論理ネットワーク部11′の入力側に配置したハイレベル遮断部21は、相補形の信号の内ロウレベルの信号“L”が与えられた入力側に対応する出力端子には“L”をそのまま出力し、ハイレベルの信号“H”が与えられた入力側に対応する出力端子をハイインピーダンス状態“Z”として、“H”をNMOS論理ネットワーク部11′側に出力せず遮断する。また、NMOS論理ネットワーク部11′の出力側に配置した出力バッファ部26は、入力端子対29の何れか一方に与えられる信号“L”から相補形の出力信号を生成して外部に出力する。
請求項（抜粋）：
NMOSFETからなるパストランジスタで構成され、相補形の入力信号が与えられるソース入力端子対及びゲート入力端子対,並びに相補形の出力信号を出力する出力端子対を夫々1つ以上備えてなるNMOS論理ネットワーク部と、外部より相補形の入力信号が与えられる入力端子対と、前記NMOS論理ネットワーク部のソース入力端子対に接続される出力端子対とを有し、前記入力端子対の内、ロウレベルの入力信号が与えられた入力端子に対応する出力端子にはロウレベルの信号を出力すると共に、ハイレベルの入力信号が与えられた入力端子に対応する出力端子をハイインピーダンス状態とするハイレベル遮断部と、前記NMOS論理ネットワーク部の出力端子対に入力端子対が接続され、当該入力端子対の何れか一方に与えられる入力信号から相補形の出力信号を生成して外部に出力する出力バッファ部とを備えたことを特徴とする論理回路。
IPC (2件)：
FI (2件)：
H03K 19/094 B
, G06F 7/50 A
