特許

J-GLOBAL ID：200903053663033800

フラッシュメモリセルの組込み自己試験

発明者： コリン エス. ビル ,  アズラル ハリム ,  ダーリーン ハミルトン ,  エドワード ブイ. ボーティスタ、ジュニア ,  ウェン フック リー ,  ケン チャン チアー ,  チー ブーン ロー ,  ブーン タン テイ ,  ジョセフ クセラ ,  シャーリザル サレ
出願人/特許権者： アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
代理人 (3件)： 鈴木 正剛 ,  佐野 良太 ,  村松 義人
公報種別：公表公報
出願番号（国際出願番号）：特願2004-522988
公開番号（公開出願番号）：特表2005-534131
出願日： 2003年06月10日
公開日（公表日）： 2005年11月10日
要約：

半導体基板(302)に作製されたフラッシュメモリセル(304)を試験するためのBIST(組込み自己試験)システム(300)において、BIST(組込み自己試験)インタフェース(312)、フロントエンド状態機械(314)、バックエンド状態機械(316)が半導体基板(302)に作製されている。BISTインタフェース(312)は、外部試験システム(318)から試験モードデータを入力し、フロントエンド状態機械(314)は、試験モードデータをデコードして、少なくとも1つの所望の試験モードを実行する順序を決定する。バックエンド状態機械(316)は、フラッシュメモリセル(304)のオンチップ試験のため、この順序に従って、フラッシュメモリセル(304)に少なくとも1つの所望の試験モードを実行する。

請求項（抜粋）：

半導体基板(302)に作製されたフラッシュメモリセル(304)の試験方法であって、 前記半導体基板(302)にBIST(Built-In-Self-Test:組込み自己試験)インタフェース(312)とバックエンド状態機械(316)とを作製するステップと、 前記BISTインタフェース(312)によって外部試験システム(318)から試験モードデータを入力するステップと、 前記フラッシュメモリセル(304)のオンチップ試験のため、前記試験モードデータに指定されるように、前記バックエンド状態機械(316)によって少なくとも1つの所望のBISTモードを前記フラッシュメモリセル(304)に実行するステップと、を有する方法。

IPC (5件)：

G11C29/00 ,  G01R31/28 ,  G11C15/04 ,  G11C16/02 ,  G11C16/06

FI (7件)：

G11C29/00 673B ,  G11C29/00 655S ,  G11C15/04 601R ,  G11C17/00 601Z ,  G11C17/00 639A ,  G01R31/28 B ,  G01R31/28 V

Fターム (22件)：

2G132AA09 ,  2G132AB01 ,  2G132AG01 ,  2G132AK07 ,  2G132AK09 ,  2G132AK22 ,  2G132AK29 ,  2G132AL05 ,  5B125BA01 ,  5B125CA06 ,  5B125DE07 ,  5B125DE09 ,  5B125FA01 ,  5B125FA02 ,  5B125FA07 ,  5L106AA10 ,  5L106CC13 ,  5L106CC32 ,  5L106DD25 ,  5L106EE07 ,  5L106GG06 ,  5L106GG07