特許
J-GLOBAL ID：200903053665746935

集積回路とその製造方法

発明者：
和田 俊男

和田 俊男 について


出願人/特許権者：
日鉄セミコンダクター株式会社

日鉄セミコンダクター株式会社 について


代理人 (1件)： 田北 嵩晴
公報種別：公開公報
出願番号（国際出願番号）：特願平8-331402
公開番号（公開出願番号）：特開平10-163450
出願日： 1996年11月28日
公開日（公表日）： 1998年06月19日
要約：
【要約】 (修正有)【課題】 MOSトランジスタおよびキャパシタからなるメモリセルを高密度大規模に集積することのできる集積回路とその製造方法を提供すること。【解決手段】 ビット線BLとワード線WLの交点付近にMOSトランジスタとMOSキャパシタからなるDRAMセルを備えている。各メモリ・セルの間は、ワード線に平行する方向で半導体基板に形成した第一のトレンチ内に容量絶縁膜およびフィールド・シールド電極を埋め込んで得られる構造で絶縁分離される。ワード線WLに平行に伸びるフィールド・シールド電極FSはDRAMセルのキャパシタの一電極であり、固定電位に接続する。キャパシタの他の電極はソースもしくはドレイン領域である。このDRAMセルはキャパシタがフィールド・シールド電極を介して対向する。Zはトレンチ絶縁分離帯である。
請求項（抜粋）：
半導体基板の一主表面にMOSトランジスタとキャパシタから成るメモリセルを行列配置し、該各メモリセル間を互いに絶縁分離している集積回路において、前記各メモリセル間の互いに隣接するキャパシタは、前記半導体基板表面から形成された絶縁分離用のトレンチの一側面と、該トレンチ内に埋設された容量絶縁膜を介して前記トレンチの一側面の半導体表面に容量結合するフィールド・シールド電極とから成ることを特徴とする集積回路。
IPC (5件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/76 ,  H01L 27/04 ,  H01L 21/822
FI (4件)：
H01L 27/10 681 D ,  H01L 21/76 S ,  H01L 27/04 C ,  H01L 27/10 625 Z
引用特許：
審査官引用 (5件)
  • 特開平1-208861
  • 特開昭61-234067
  • 特開昭63-070452
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