特許

J-GLOBAL ID：200903053704661683

チェックサム計算回路

発明者： 平松 久二
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 木村 高久
公報種別：公開公報
出願番号（国際出願番号）：特願平5-045224
公開番号（公開出願番号）：特開平6-259268
出願日： 1993年03月05日
公開日（公表日）： 1994年09月16日
要約：

【要約】【目的】低コストで、且つチェックサムの計算を高速に行うことができるチェックサム計算回路を提供する。【構成】第1の計算手段110は、16ビット単位のデータD1、D2、...、Dnから構成されるパケットデータのうち、奇数番目に入力されるデータD1、データD3、データD5、...のチェックサムを計算する。第2の計算手段120は、上記パケットデータのうち、偶数番目に入力されるデータD2、データD4、データD6、...のチェックサムを計算する。加算器130、記第1の計算手段120による計算結果と第2の計算手段120による計算結果とを加算する。この加算結果が上記パケットデータのチェックサムとなる。

請求項（抜粋）：

所定単位のデータ毎に入力される一連のデータのチェックサムを計算するチェックサム計算回路において、前記一連のデータのうち、奇数番目に入力される前記所定単位のデータのチェックサムを計算する第1の計算手段と、前記一連のデータのうち、偶数番目に入力される前記所定単位のデータのチェックサムを計算する第2の計算手段と、前記第1の計算手段による計算結果と前記第2の計算手段による計算結果とを加算する加算手段とを具備したことを特徴とするチェックサム計算回路。

IPC (2件)：

G06F 11/10 310 ,  G06F 7/50

引用特許：

審査官引用 (3件)

• 特開昭56-156522
  
• 特公昭63-023239
  
• 特公昭63-023239