特許

J-GLOBAL ID：200903053730523728

出力回路

発明者： 福武 剛 ,  植野 雅之 ,  小笠原 寛
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 小杉 佳男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-314790
公開番号（公開出願番号）：特開平6-164361
出願日： 1992年11月25日
公開日（公表日）： 1994年06月10日
要約：

【要約】【目的】本発明はCMOS集積回路における出力回路に関し、比較的小さな回路規模で貫通電流の防止と充放電電流の変化率の低減との双方を実現する。【構成】CMOSトランジスタを構成するP型MOSトランジスタのゲートに接続されたインバータの論理しきい値の方がそのCMOSトランジスタを構成するN型MOSトランジスタのゲートに接続されたインバータの論理しきい値よりも高く、かつ、各P型MOSトランジスタ及び各N型MOSトランジスタに接続された各インバータの論理しきい値が互いに異なる。

請求項（抜粋）：

P型MOSトランジスタとN型MOSトランジスタの各ソースがそれぞれ電源及びグラウンドに接続されるとともに各ドレインが互いに接続され、この接続点を出力とする、該出力同士が互いに接続された複数の相補型MOSトランジスタからなる駆動回路と、入力端子同士が互いに接続されると共に、出力端子が、それぞれ、前記複数の相補型MOSトランジスタを構成する各P型MOSトランジスタ及び各N型MOSトランジスタの各ゲートに接続された複数のインバータからなる駆動タイミング制御回路とを備え、前記各相補型MOSトランジスタを構成するP型MOSトランジスタのゲートに接続されたインバータの論理しきい値の方が該各相補型MOSトランジスタを構成するN型MOSトランジスタのゲートに接続されたインバータの論理しきい値よりも高く、かつ、前記駆動タイミング制御回路を構成する複数のインバータの論理しきい値が互いに異なるものであることを特徴とする出力回路。

IPC (3件)：

H03K 19/0175 ,  H03K 17/16 ,  H03K 17/687

FI (2件)：

H03K 19/00 101 F ,  H03K 17/687 F

引用特許：

審査官引用 (2件)

• 特開昭62-048806
  
• 特開昭60-128715