半導体集積回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-122227
公開番号（公開出願番号）：特開平6-334480
出願日： 1993年05月25日
公開日（公表日）： 1994年12月02日
要約：

【要約】【目的】同一導電形FETまたはバイポーラトランジスタを用いて構成できる負性抵抗回路を提供する。【構成】負性抵抗回路10は、外部接続端子20にドレイン電極が接続されたNチャネルディプレション形FET(D-FET)13のソース電極と外部接続端子30にソース電極が接続されたNチャネルエンハンスメント形FET(E-FET)11のドレイン電極とが接続され、E-FET2のドレイン電極が外部接続端子20に、ソース電極が外部接続端子30にそれぞれ接続される。E-FET11のゲート電極は電圧入力端子40に、E-FET12のゲート電極は直列接続点CとD-FET13のゲート電極とに共通接続される。E-FET11のドレイン電圧は外部接続端子20および30間の電圧に応答して上昇した後、再び下降するのでE-FET12のドレイン電流もその変化に応答して増減する。

請求項（抜粋）：

電流入力端子および電流出力端子とその電流入出力端子間の電流を制限する制御端子とをそれぞれ有する第1および第2の各素子と負荷素子とを備え、前記負荷素子および前記第1の素子が直列接続された直列接続回路と前記第2の素子とが第1および第2の外部接続端子間に互いに並列接続の状態で挿入され、前記第1の素子の制御端子が前記第1の外部接続端子との間に所定の制御電圧が供給される制御電圧入力端子に接続され、前記第2の素子の制御端子が前記直列接続回路の直列接続点に接続されて負性抵抗回路が構成されることを特徴とする半導体集積回路。

引用特許：

審査官引用 (3件)

特開昭51-079589
特公昭60-028415
特開昭55-115730

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