特許

J-GLOBAL ID：200903053738436751

電界効果型トランジスタ及びその製造方法

発明者： 黄 俐昭
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平10-240858
公開番号（公開出願番号）：特開2000-068519
出願日： 1998年08月26日
公開日（公表日）： 2000年03月03日
要約：

【要約】【課題】 SOI層にFETを形成する場合、FSゲートを用いることなく、衝突電離によって発生したキャリアを効率的に排除できるようにする。【解決手段】 埋め込み絶縁膜2上に成膜された半導体層3に形成されて、素子領域が素子分離領域(フィールド領域)17により囲まれているFETであって、 素子領域は、p型のソース及びドレイン領域16と、両領域16により挟まれて両領域16よりも不純物濃度が低いチャネル形成領域5と、チャネル形成領域5上にゲート絶縁膜6を介して設けられたゲート電極9とを有し、素子分離領域17は、チャネル形成領域5に隣接して設けられてチャネル形成領域5よりも膜厚が厚いフィールド半導体層4と、フィールド半導体層4上に積層されたフィールド絶縁膜7とを有している。

請求項（抜粋）：

絶縁体上の半導体層に形成されて、素子領域が素子分離領域により囲まれている電界効果型トランジスタであって、前記素子領域は、第一導電型の不純物濃度が高いソース及びドレイン領域と、該両領域により挟まれて両領域よりも不純物濃度が低いチャネル形成領域と、該チャネル形成領域上にゲート絶縁膜を介して設けられたゲート電極とを有し、前記素子分離領域のうち、前記チャネル形成領域に隣接する部分に、該チャネル形成領域よりも膜厚が厚いフィールド半導体層と、該フィールド半導体層上に積層されたフィールド絶縁膜とを有することを特徴とする電界効果型トランジスタ。

FI (4件)：

H01L 29/78 616 S ,  H01L 29/78 617 J ,  H01L 29/78 619 A ,  H01L 29/78 621

引用特許：

出願人引用 (2件)

• 特開昭57-099777
  
• 特開昭62-104173