半導体記憶装置およびそのメモリセルトランジスタのしきい値の変化を判別する方法

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-344364
公開番号（公開出願番号）：特開2002-150783
出願日： 2000年11月10日
公開日（公表日）： 2002年05月24日
要約：

【要約】【課題】短時間で的確なデータの再書込みを可能にし、信頼性を向上できる半導体記憶装置を提供することを目的とする。【解決手段】データ制御線ドライバ2の出力をメモリセルアレイ1と共有するように、リードディスターブ評価用セルアレイおよびスイッチ4が設けられている。読み出し時には、リードディスターブ評価用セルアレイの制御ゲート電圧として、メモリセルアレイ1の制御ゲート電圧と等しい電圧が印加され、ゲートディスターブストレスが与えられる。そして、読み出しによるデータ破壊に対して、上記リードディスターブ評価用セルアレイおよびスイッチ4により、あらかじめデータ破壊が生じつつあるブロックを検知し、そのブロックの位置情報を知らしめることを特徴としている。

請求項（抜粋）：

保持すべきデータに対応して電荷が注入もしくは放出される電荷蓄積層を有するメモリセルエレメントを複数備える再書込み可能な半導体記憶装置であって、少なくとも2個のデータ破壊評価用メモリセルと、メモリセルアレイ中のメモリセルエレメントが選択されたときに、前記データ破壊評価用メモリセルを選択する選択トランジスタと、前記各々のデータ破壊評価用メモリセルの制御端子と前記メモリセルアレイ中のデータ選択線間にそれぞれ接続され、前記メモリセルアレイから読み出しを行う場合に導通状態となり、前記データ破壊評価用メモリセルから読み出しを行う場合に遮断状態となる第一のスイッチと、前記各々のデータ破壊評価用メモリセルの制御端子と所定の電圧が印加される電圧ノード間にそれぞれ接続され、前記メモリセルアレイから読み出しを行う場合に遮断状態となり、前記データ破壊評価用メモリセルから読み出しを行う場合に導通状態となる第二のスイッチとを具備することを特徴とする半導体記憶装置。

IPC (7件)：

G11C 16/04 , G11C 16/06 , H01L 21/8247 , H01L 27/115 , H01L 27/10 481 , H01L 29/788 , H01L 29/792

FI (7件)：

H01L 27/10 481 , G11C 17/00 624 , G11C 17/00 622 E , G11C 17/00 631 , G11C 17/00 634 E , H01L 27/10 434 , H01L 29/78 371

Fターム (35件)：

5B025AA03 , 5B025AB01 , 5B025AC01 , 5B025AD01 , 5B025AD04 , 5B025AD05 , 5B025AD07 , 5B025AD08 , 5B025AD09 , 5B025AE08 , 5F001AA01 , 5F001AA13 , 5F001AB02 , 5F001AD53 , 5F083EP02 , 5F083EP22 , 5F083EP76 , 5F083GA09 , 5F083GA15 , 5F083GA16 , 5F083HA02 , 5F083JA04 , 5F083JA05 , 5F083JA33 , 5F083JA35 , 5F083JA36 , 5F083JA37 , 5F083JA40 , 5F083KA12 , 5F083NA01 , 5F083NA08 , 5F101BA01 , 5F101BA45 , 5F101BB02 , 5F101BD34

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