特許

J-GLOBAL ID：200903053899973218

テスト回路

発明者： 加納 政幸
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平4-062300
公開番号（公開出願番号）：特開平5-264667
出願日： 1992年03月18日
公開日（公表日）： 1993年10月12日
要約：

【要約】【目的】 ウエハ状態のLSIを高速クロック動作周波数で精度よくテストする。【構成】 テスト用の低速クロック信号CKT 及び低速データDIL を入力すると、該CKT が周波数逓倍器50で高速クロック信号に変換され、セレクタ61を介して高速クロック動作回路20に供給されると共に、P/S変換器81,82及びS/P変換器83,84へ供給される。入力されたDIL は、セレクタ71〜74を介して変換器81,82で高速のシリアルデータに変換された後、セレクタ62,63を介して回路20へ供給される。回路20は高速動作を行い、その出力データをセレクタ75,76を介して変換器83,84へ送る。変換器83,84は、送られてきた高速のシリアルデータを低速のパラレルデータに変換し、セレクタ64〜67を介して端子15〜18へ出力する。

請求項（抜粋）：

高速クロック信号で動作する高速クロック動作回路、及び低速クロック信号で動作する低速クロック動作回路を有する半導体集積回路において、テスト用の低速クロック信号を複数倍して前記高速クロック動作回路に必要な高速クロック信号を生成する周波数逓倍器と、前記半導体集積回路の通常動作に必要な信号とテスト用に発生した信号とのいずれか一方を選択するセレクタと、前記セレクタで選択された低速のテスト用パラレル信号を前記高速クロック信号によって高速のシリアル信号に変換し、該シリアル信号を前記高速クロック動作回路に供給するパラレル/シリアル変換器と、前記高速クロック動作回路から出力される高速のシリアル信号を前記高速クロック信号によって低速のパラレル信号に変換し、該パラレル信号を前記セレクタを介して外部へ出力させるシリアル/パラレル変換器とを、設けたことを特徴とするテスト回路。

IPC (2件)：

G01R 31/28 ,  H01L 21/66