特許
J-GLOBAL ID：200903053915443550
半導体メモリ装置
発明者：
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出願人/特許権者：
代理人 (1件)：
萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-296159
公開番号（公開出願番号）：特開平10-031887
出願日： 1996年11月08日
公開日（公表日）： 1998年02月03日
要約：
【要約】 (修正有)【課題】 ワードラインピッチを縮少しても、各ワードライン駆動回路の占有面積を拡大することができる構造として集積度を向上させる。【解決手段】 ワードライン駆動回路をブロック40-1、40-2、40-3に分割して、各セルアレイ32,33の間、及び左右の側面に配置する。各ブロックは相互に並列に、かつビットライン方向に平行した2個のワードライン駆動回路を有し、ワードライン駆動回路39,40はセルアレイ32,33のサブワードラインSWL(1),(3)を、ワードライン駆動回路37,38はセルアレイ32のサブワードラインSWL(2),(4)を、ワードライン駆動回路41,42はセルアレイ33のサブワードラインSWL(2),(4)とを各々駆動するように配置する。
請求項（抜粋）：
第1及び第2のメモリセルアレイと、行アドレス信号に応答して第1ないし第4のプレディコーディング信号を発生させるプレディコーダと、前記第1及び第2のメモリセルアレイ内に延在し、4個のサブワードラインに分割されたメインワードラインと、前記第1及び第2のメモリセルアレイ間に配置され、前記サブワードライン中の奇数番目のサブワードラインに接続され、前記第1及び第3のプレディコーディング信号に応答して、前記奇数番目のサブワードラインを駆動する第1群のワードライン駆動回路を含む第1のブロックと、前記第1のメモリセルアレイに隣接し、前記第1のメモリセルアレイを挟んで前記第1のブロックに対向するよう配置され、前記サブワードライン中の偶数番目のサブワードラインに接続され、前記第2及び第4のプレディコーディング信号に応答して、前記偶数番目のサブワードラインを駆動する第2群のワードライン駆動回路を含む第2のブロックと、前記第2のメモリセルアレイに隣接し、前記第2のメモリセルアレイを挟んで前記第1のブロックに対向するよう配置され、前記サブワードライン中の偶数番目のサブワードラインに接続され、前記第2及び第4のプレディコーディング信号に応答して、前記偶数番目のサブワードラインを駆動する第3群のワードライン駆動回路を含む第3のブロックと、を具備したことを特徴とする半導体メモリ装置。
IPC (3件)：
G11C 11/407
, G11C 11/41
, H01L 27/10 311
G11C 11/34 354 D
, H01L 27/10 311
, G11C 11/34 301 E
, G11C 11/34 345
