特許

J-GLOBAL ID：200903053934103345

複数データ処理コアのデバッグ機能を同時サポートする動的に構成可能なデバッグ装置

発明者： ゲーリー エル、スウォボダ ,  ダグラス イー、ディーオ
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-109232
公開番号（公開出願番号）：特開2002-049503
出願日： 2001年03月02日
公開日（公表日）： 2002年02月15日
要約：

【要約】【課題】 高密度、高速集積回路に対して透明性、制御性に優れたデバッグ機能を提供する。【解決手段】 集積回路(14)のピン・バウンダリにつながれたエミュレーション・コントローラ(12)は、集積回路内に埋め込まれた第1および第2データ処理コア(コア1およびコア2)の同時デバッグ信号活動へ同時アクセスできる。第1データ処理コアから集積回路の第1ピン(39)へ第1信号経路が設けられて、第1データ処理コアの選ばれたデバッグ信号を第1ピンへ運ぶ。第2データ処理コアから集積回路の第1ピンへ第2信号経路が設けられて、第2データ処理コアの選ばれたデバッグ信号を第1ピンへ運ぶ。第2データ処理コアから集積回路の第2ピン(41)へ第3信号経路が設けられて、第2データ処理コアの選ばれたデバッグ信号を第2ピンへ運ぶ。

請求項（抜粋）：

集積回路のピン・バウンダリにあるエミュレーション・コントローラに対して、前記集積回路に埋め込まれた第1および第2データ処理コアの同時デバッグ信号活動への同時アクセスを提供するための装置であって、前記第1データ処理コアから前記集積回路の第1ピンへの第1信号経路であって、前記第1データ処理コアの選ばれたデバッグ信号を前記第1ピンへ運ぶための第1信号経路、前記第2データ処理コアから前記集積回路の前記第1ピンへの第2信号経路であって、前記第2データ処理コアの選ばれたデバッグ信号を前記第1ピンへ運ぶための第2信号経路、および前記第2データ処理コアから前記集積回路の第2ピンへの第3信号経路であって、前記第2データ処理コアの前記選ばれたデバッグ信号を前記第2ピンへ運ぶための第3信号経路、を含む装置。

IPC (4件)：

G06F 11/22 310 ,  G06F 11/22 340 ,  G06F 11/22 360 ,  G01R 31/28

FI (4件)：

G06F 11/22 310 R ,  G06F 11/22 340 A ,  G06F 11/22 360 P ,  G01R 31/28 F

Fターム (5件)：

2G132AC09 ,  2G132AE22 ,  5B048AA13 ,  5B048BB02 ,  5B048DD08

引用特許：

審査官引用 (1件)

• 集積回路コンポーネントにおける電気信号の測定および分析装置
  公報種別：公表公報   出願番号：特願2000-555104   出願人：インフィネオンテクノロジースアクチエンゲゼルシャフト