特許

J-GLOBAL ID：200903053946408257

半導体装置及び半導体装置の製造方法

発明者： 梅 村 政 司
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-037197
公開番号（公開出願番号）：特開2000-236073
出願日： 1999年02月16日
公開日（公表日）： 2000年08月29日
要約：

【要約】【課題】 トレンチアイソレーション部に残さが発生しないようにする。【解決手段】 厚い酸化膜形成予定領域における半導体基板10表面の高さより、薄い酸化膜形成予定領域における半導体基板10表面に高さを、H3だけ高くする。そして、厚い酸化膜形成予定領域における半導体基板10表面側に厚い酸化膜である第5酸化膜24を形成し、薄い酸化膜形成予定領域における半導体基板10表面側に薄い酸化膜である第6酸化膜26を形成する。これにより、第5酸化膜4と第6酸化膜26との間の段差が可及的に少なくなり、トレンチアイソレーション部に残さが発生しないようにすることができる。

請求項（抜粋）：

半導体基板の表面側に形成された第1酸化膜と、前記半導体基板の表面側に形成され、前記第1酸化膜よりも薄い膜厚の第2酸化膜と、を有する半導体装置であって、前記第1酸化膜が形成される領域における前記半導体基板の表面よりも、高い表面を有する領域を酸化することにより、前記第2酸化膜は形成されたものである、ことを特徴とする半導体装置。

IPC (8件)：

H01L 27/10 481 ,  H01L 21/316 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 27/10 481 ,  H01L 21/316 S ,  H01L 27/08 102 C ,  H01L 27/10 434 ,  H01L 29/78 371

Fターム (30件)：

5F001AA02 ,  5F001AB02 ,  5F001AB08 ,  5F001AD12 ,  5F001AD53 ,  5F001AD60 ,  5F001AG02 ,  5F001AG28 ,  5F001AG40 ,  5F048AA04 ,  5F048AA05 ,  5F048AB01 ,  5F048BG14 ,  5F058BA02 ,  5F058BA09 ,  5F058BD02 ,  5F058BD04 ,  5F058BD10 ,  5F058BH20 ,  5F058BJ01 ,  5F058BJ06 ,  5F083EP02 ,  5F083EP23 ,  5F083EP76 ,  5F083NA01 ,  5F083PR05 ,  5F083PR06 ,  5F083PR12 ,  5F083PR40 ,  5F083ZA02