特許

J-GLOBAL ID：200903054012804529

多段FET増幅器のゲートバイアス回路

発明者： 渡邉 純
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-185244
公開番号（公開出願番号）：特開平9-036669
出願日： 1995年07月21日
公開日（公表日）： 1997年02月07日
要約：

【要約】【目的】 ゲートバイアス電圧を印加した時に不要発振が生じるのを防止することができる多段FET増幅器のゲートバイアス回路の提供。【構成】 制御信号Sが遅延回路1に入力すると一定の遅延をもってスイッチ4が開となり、バイアス抵抗R1,R2を介して動作ゲート電圧が入力に最も近い段のFETのゲート端子51に印加される。次いで、制御信号Sが遅延回路2に入力するとさらに長い遅延をもってスイッチ5が開となり、バイアス抵抗R3,R4を介して動作ゲート電圧が2段目のFETのゲート端子52に印加される。同様に、2段目のFETよりさらに長い遅延をもって3段目のFETのゲート端子53に動作ゲート電圧が印加される。これにより、2,3段目のFETが夫々動作状態になる時に入力がオープン状態とならないため不要発振が生じるのを防止できる。

請求項（抜粋）：

多段FET増幅器の各段FETのゲートにバイアス電圧を印加する多段FET増幅器のゲートバイアス回路であって、入力に最も近い段のFETから順次一定遅延時間をおいて各段FETを動作状態とするバイアス電圧を印加する制御手段を有することを特徴とする多段FET増幅器のゲートバイアス回路。