特許
J-GLOBAL ID：200903054020812590
FPGA装置
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-332513
公開番号（公開出願番号）：特開平10-173515
出願日： 1996年12月12日
公開日（公表日）： 1998年06月26日
要約：
【要約】【課題】 従来技術は、FPGA装置に実現したい論理回路の規模が大きい場合、複数の論理ブロックの機能をいっせいに切り替えて使用している。このため、論理ブロック内の論理回路の切り替えには非常に時間が掛かり、高速な動作を必要とする回路には使用できないという問題点があった。【解決手段】 FPGA装置において、論理ブロックと論理ブロックを接続する論理ブロック間の配線信号の変化を検出する信号変化検出部と、論理定義情報に基づいて処理が行われる論理回路部と、論理回路部の出力信号を保存する出力信号保存部とで論理ブロックを構成することにより、論理ブロックと論理ブロックを接続する論理ブロック間の配線信号の変化を検出して、論理回路部の論理定義情報を自動的に、かつ順を追って高速に切替えることができる。
請求項（抜粋）：
論理定義情報に基づいて処理が行われる論理回路部(4)と、論理ブロックと論理ブロックを接続する論理ブロック間の配線信号の変化を検出し論理回路部(4)の切り替えを指示する信号変化検出部(3)と、論理回路部(4)の出力信号を保存する出力信号保存部(5)とで論理ブロック(2a、2b、2c、2d)を構成し、論理回路部の論理定義情報を自動的に、かつ順を追って切り替えることを特徴とするFPGA装置。
IPC (2件)：
FI (2件)：
H03K 19/177
, H01L 21/82 A
