特許

J-GLOBAL ID：200903054021864801

コンピュータシステムおよびバストランザクション制御方法

発明者： 国重 伸治
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-075183
公開番号（公開出願番号）：特開平10-269169
出願日： 1997年03月27日
公開日（公表日）： 1998年10月09日
要約：

【要約】【課題】ディレイドトランザクションにおいて、リトライによる無駄なバスアクセスの発生を低減する。【解決手段】PCIバス2とISAバス3を繋ぐPCI-ISAブリッジ15には、PCIバス2上のトランザクションで指定された低速ISAデバイスのアクセスに要する時間を予測し、その予測時間をリトライまでのディレイドタイム値として生成するディレイドタイム生成回路160が設けられている。ディレイドタイム生成回路160で生成されたディレイドタイム値は、リトライ応答時にPCIバスマスタに通知される。ディレイドタイム値だけ経過した後、再びそのPCIバスマスタによってトランザクションがリトライされる。

請求項（抜粋）：

第1および第2のバスと、これら第1および第2のバス間に接続され、前記第1および第2のバス間でトランザクションを相互に伝達するブリッジ装置とを含むコンピュータシステムにおいて、前記ブリッジ装置は、前記第1バス上のバスマスタデバイスから発行される前記第2バス上のデバイスをターゲットとする第1トランザクションに応答して、その第1トランザクションを所定の待ち時間経過後にリトライさせるためのリトライ要求を前記バスマスタデバイスに返送して前記第1バストランザクションを終結させるリトライ応答手段と、前記第1トランザクションに応答して、前記第2のバス上のデバイスをアクセスするための第2トランザクションを前記第2のバス上に発行して前記第2のバス上のデバイスに対するアクセスを開始するデバイスアクセス手段と、このデバイスアクセス手段による前記第2のバス上のデバイスに対するアクセスが完了するまでに要する時間を予測する予測手段とを具備し、前記リトライ応答手段は、前記予測手段によって予測された時間経過後に前記第1トランザクションがリトライされるように、前記リトライ要求を返送する時、前記リトライまでの待ち時間として前記予測時間を前記バスマスタデバイスに指示する待ち時間指示手段を含むことを特徴とするコンピュータシステム。